基于D触发器的四位格雷码加计数器的设计.doc_第1页
基于D触发器的四位格雷码加计数器的设计.doc_第2页
基于D触发器的四位格雷码加计数器的设计.doc_第3页
基于D触发器的四位格雷码加计数器的设计.doc_第4页
基于D触发器的四位格雷码加计数器的设计.doc_第5页
已阅读5页，还剩3页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

.大作业4-基于D触发器的四位格雷码加1计数器的设计一、状态图Q4Q3Q2Q10000011000100011000111010111010101001100111110111010100111101000 Q4Q3Q2Q100011110000001110011010000010011010011111000110010010111101001100110011110101011 Q4(t+1)Q3(t+1)Q2(t+1)Q1(t+1)化简得到：Q4(t+1)= Q4Q1+Q4Q2+Q3Q3(t+1)= Q2+Q3Q1+Q3Q2(t+1)=Q2+Q1+Q4Q3Q1Q1(t+1)= +Q3Q2+Q4Q3+Q4Q2根据D触发器的特性方程Q（t+1）=D，可得4个激励方程得D4=Q4 +Q3D3=Q2+Q3D2= Q2+Q1(Q4Q3)D1=(Q3Q2)+Q4(Q3Q2)=Q4(Q3Q2)二、仿真1、原理图2、编译原理图3、波形仿真4、波形编译5、设定I/O6、生成逻辑符号三、增加异步清零和计数使能增加两个输入端，clr和EN，为1时两个端口有效。四、代码module A(cp,state); parameter S0=4b0000,S1=4b0001,S2=4b0011,S3=4b0010,S4=4b0110, S5=4b0111,S6=4b0101,S7=4b0100,S8=4b1100,S9=4b1000; input cp; output 4:1state; reg 4:1state; always(posedge cp) case(state) S0: state=S1; S1: state=S2; S2: state=S3; S3: state=S4; S4: state=S5; S5: state=S6; S6: state=S7; S7: state=S8; S8: state=S9; S9: state=S0; default state=S0; endcase endmodule五、总结 D 型触发器的输入输出关系简单明了，通过状态图等画出卡诺图，得到输入输出关系是多位寄存器的基本结构。HDL考
人人文库> 全部分类> 应用文书 > 事务文书

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论