DC逻辑综合使用流程.doc

DC逻辑综合使用流程vlsi设计中心806凌金1、 启动软件：新开一个terminal窗口，输入命令 ：design_vision，回车即可开启图形界面，进入图形界面后可通过菜单、对话框等来实现DC的功能，相关的命令操作同样可以使用。2、 指定相关库文件及路径“File Setup”打开下图所示对话框Search_path指定了搜索路径，点击右侧按钮进入如图所示对话框点击add添加库文件所在路径。Target_library为逻辑综合的目标库，由代工厂提供的 * .db 文件，用相似的方法添加所需库文件。Link_library是链接库，一般和目标库相同注：“*” 这一项要保留，否则链接时会出错，该项指示DC在链接时首先搜索内存中的内容。 Symble_library为指定的符号库，一般为 *.sdb 文件，与单元的库文件对应。3、 设计读入“File Read”读入设计文件，用此方式读入时在此处不用指定顶层文件，但读入后应马上指明设计的顶层名。通过左侧的窗口可以观察设计的层次4、链接“File Link Design”在弹出对话框中点击 “ok”即可完成链接。其执行的相关信息可从命令框中可查看5、实例唯一化 当设计中有某个子模块被多次调用时就需要进行实例唯一化，实例唯一化就是将同一个子模块的多个实例生成为多个不同的子设计的过程。之所以要进行实例唯一化是因为DC在逻辑综合时可能使用不同的电路形式来实现同一个子模块的不同实例，从而这些实例在DC看来是不同的设计（尽管其调用的子模块代码和功能完全相同）。实现方法：“Hierarchy Uniquify Hierarchy ” 在弹出对话框中默认点击“ok”即可，命令框中将显示“design_vision-t uniquify”。若选中“instances to be renamed even if unique or assigned dont_touch”则会强制将所调用的模块从新命名，此时命令框中显示“design_vision-t uniquify force”。6、设置电路的工作环境“Attributes Operating Environment Operating conditions”选折相应的库和其对应的条件点击“Apply”添加，添加完成后点击“ok”关闭对话框。7、设置连线负载“Attributes Operating Environment Wire Load”本实例中所用的库有两种连线负载模式“TOP 对应上图TB60C”和“ Macro对应MB60C_*”8、设置输出负载 点击工具栏中“芯片样式”的图标开启符号窗口，选中要设置的输出引脚（可多选），然后点击“Attributes Operating Environment Load”打开设置对话框进行设置。默认电容单位为pf9、设置输入驱动 方法与上类似，选折需要设置的输入引脚“Attributes Operating Environment Drive Strength”打开设置对话框进行相应的设置。由于通常情况下，设计的时钟端由驱动能力很大的单元或树形缓冲来驱动，所以可以将其驱动能力设为无穷大，即将其阻抗设为0。如本设计中时钟端口名称为 “DCLK”，则只需在命令窗口中输入“set_drive 0 DCLK”即可。复位端口一般也做相同的处理。10、创建时钟 选中时钟端口如本设计中的“DCLK”， “Attributes Specify Clock ”打开设置框 分别填入周期、上升时刻、下降时刻后点击“Apply”，便可在下面窗口中看到时钟波形。如图生成的是一个周期为25占空比为1：1的时钟。默认时钟单位为“ns”。由于时钟端口的负载很大，DC会使用Buffer来增加其驱动能力。但一般设计者都使用布局布线工具来完成此项工作，所以有必要指示DC不要对时钟网络进行修改，可以选中上图中“Dont touch network”进行设置。11、设置输入延时选中需要设置的输入端口（可多选）“Attributes Operating Environment Input Delay”进行相应设置后点击“OK”12、设置输出延时“Attributes Operating Environment Output Delay”设置方式与 input delay 完全类似。如果是从寄存器直接输出，则可以不设置输出延时，因为触发器的输出延时基本是固定的。13、设置面积约束“Attributes Optimization Constraints Design Constraints”在Max area中填入 0，这样能够尽可能的对面积进行优化。然后点击“ok”14、逻辑综合完成以上基本设定之后便可以对设计进行逻辑综合“Design Compile Design”选折默认设置，点击“ok”15、查看综合结果等综合完毕之后，可以从“Design Repot * ”查看相应的综合报告16、保存综合后的网表文件 (*.V)“File Save As”打开对话框，Format 选折 “Verilog (v)”17、导出时序文件(*.SDF)“File Save Info Design Timing”Instance项不选，保持空白。这样能直接保存与最顶层相对应的延时文件。之后可用此文件进行综合后的仿真。“write_sdf /space/FPAA/DC/DIGITAL.sdf”(居然也可以。)18、导出设计约束文件(*.SDC)该操作可以用write_sdc命令实现。(可参考在用图形界面保存SDF文件时，命令框中出现的与图形界面操作相对应的命令语句)如:“write_sdc /space/FPAA/DC/DIGITAL.sdc”执行之后会把DIGI