（微电子学与固体电子学专业论文）基于noc系统的高速低功耗互连技术研究.pdf

摘要 摘要 随着半导体工艺的持续进步和系统集成度的不断提高，基于总线技术的片上 系统( s o c ) 遇到了一系列瓶颈，如吞吐量受限、功耗和面积迅速增加、全局时钟难 以同步及系统扩展性受限等。为解决这些难题，一种全新的系统架构片上网 络( n o c ) 被提了出来，并迅速成为国内外研究热点。 本文在阅读大量文献的基础上，根据n o c 的拓扑架构，研究了多种高速低功 耗片上互连技术：通过调整复用度、线宽和中心点间距，获得串行总线的功耗和 单位面积吞吐量优化设计方法；对多种低摆幅电路的延时、功耗、复杂度和噪声 等性能指标进行比较，得到适用于n o c 系统的低摆幅电路结构：提出了一种自适 应驱动方法，根据长互连线的有效负载实时地确定驱动强度，使得不同动态串扰 强度下信号延时保持一致，从而消除信号抖动，并通过眼图仿真得到验证。 关键词：片上网络串行总线低摆幅自适应驱动 a b s t r a c t 3 _ _ - - _ - - - - - _ _ _ - - _ - _ - - _ _ _ _ _ - _ _ _ _ _ _ - _ _ _ _ - _ _ - - _ _ _ _ _ - _ _ - _ - _ _ - i _ - _ - - _ _ _ _ - i _ l i _ - _ _ _ _ _ - _ _ _ _ _ 一 一 a b s t r a c t w i t ht h ec o n t i n u o u ss c a h n go ft e c h n o l o g ya n di m p r o v e m e n to fs y s t e mi n t e g r a t i o n ， b u s b a s e d s y s t e m - o n c h i p ( s o t ) e n c o u n t e r e das e r i e so fb o t t l e n e c k s ，s u c ha s t h r o u g h p u tl i m i t a t i o n ，r a p i d l yi n c r e a s e dp o w e rc o n s u m p t i o na n da r e a , d i f f i c u l t yi n g l o b a lc l o c ks y n c h r o n i z a t i o na n de x p a n s i b i l i t yl i m i t a t i o n t os o l v et h e s ep r o b l e m s ，a n e ws y s t e ma r c h i t e c t u r en a m e dn 咖o r k - o n c h i p ( n o c ) h a sb e e nc a r r i e do u ta n d r a p i d l yb e c o m eah o t p o ti nt h ew o r l dw i d e b yr e a d i n gl o t so fh t e r a t u r e s ，a c c o r d i n gt ot h es t r u c t u r eo ft h en o c ，s e v e r a l t e c h n o l o g i e su s e df o rl l i 曲- s p e e dl o w - p o w e ro n c h i pi n t e r c o n n e c t i o nw e r es t u d i e d f i r s t ，b ya d j u s t i n gt h ed e g r e eo fm u l t i p l e x i n ga n dl i n ew i d t h t o - p i t c hr a t i o ，ad e s i g n m e t h o df o ro p t i m i z i n gt h ee n e r g yd i s s i p a t i o na n d t h r o u g h p u t - p e r - u n i t a r e ai so b t a i n e d s e c o n d ，t h eg u i d e l i n e so fp e r f o r m a n c es u c ha sp o w e rc o n s u m p t i o n , t i m ed e l a y ， c o m p l e x i t y ，n o i s ea m o n gs e v e r a ll o w s w i n gc i r c u i t sa r ec o m p a r e dt od e c i d et h eb e s t c i r c u i ts t r u c t u r ef o ran o cs y s t e m f i n a l l y ，an e wd r i v e rn a m e ds e l f - a d a p t e dd r i v e ri s p u tf o r w a r d ，w h i c ha d j u s tt h ed r i v i n gs t r e n g t hi nm a lt i m et om a k et h es i g n a ld e l a y o c c a s i o n a l l yu n d e rd i f f e r e n td y n a m i cc r o s s t a l ki n t e n s i t y , t oe l i m i n a t et h es i g n a lj i t t e r , a n ds u c hc o n c l u s i o ni sv e r i f i e db ye y ed i a g r a ms i m u l a t i o n k e y w o r d s ：n e t w o r k - - o i l c h i p s e r i a lb u sl o w s w i n gs e l f - a d a p t e dd r i v e 西安电子科技大学 学位论文创新性声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究 成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不 包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或 其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做 的任何贡献均已在论文中做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名：煎鱼篷日期三竺! ：至曼 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕 业离校后，发表论文或使用论文工作成果时署名单位仍然为西安电子科技大学。 学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全 部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。( 保密的论文 在解密后遵守此规定) 本学位论文属于保密在一年解密后适用本授权书。 本人签名：毖鱼叠 导师签名：到讼 日期兰! ! ! ! ! ： 第一章绪论 第一章绪论 1 1 研究背景 超大规模集成电路遵循摩尔定律以每三年百分之七十的速度缩小特征尺寸， 从而使单芯片上集成的晶体管数目越来越多。由于速度、价格、面积、功耗和上 市时间等方面的优势，基于口核复用技术n 1 的片上系统( s y s t e m o n - c h i p ，s o c ) 设 计成为目前超大规模集成电路设计的一个重要领域，给无线通信、多媒体和消费 类电子领域的设计提供了高性价比的集成解决方案。 然而，随着半导体工艺的持续进步和系统集成度的不断提高，基于总线技术 的s o c 遇到了一系列瓶颈，如吞吐量受限、功耗和面积迅速增加、全局时钟难以 同步以及系统扩展性受限等。在这个背景下，基于网络概念的片上网络 ( n e t w o r k 0 1 1 c h i p ，n o c ) 研究与开发成为系统结构研究的热点。 1 1 1 片上网络简介 n o c 指的是在单个芯片上实现的基于网络通讯的超级系统，其核心思想是将 并行计算机互连网络技术移植到芯片设计中来，用路由和分组交换技术替代传统 的总线技术完成通讯任务。如图2 1 给出各种常见的n o c 拓扑，包括二维环形拓 手b o t i n g ) 、蜘蛛网形拓丰b ( s p i d e r g o n ) 、二维网格拓扑( m e s h ) 和二维环绕网格拓扑 ( t o m s ) 等。 因圈蠛 i u 坞s c d q z o n m 鼬 f n 图1 1 各种n o c 拓扑结构 具体拓扑结构的选取需要考虑系统规模、性能要求以及所使用的路由算法。 对于处理器( p r o c e s s o re l e m e n t ，p e ) 数量超过3 6 的n o c 芯片，m e s h 结构被证明 具有互连功耗低、可扩展性强的特点、易于获得更高数据带宽的特点。因此，基 于m e s h 及其变种的新型网状结构被认为是支持更多p e 的典型结构。典型的 m e s h 型n o c 结构如图1 2 所示。 基于n o c 系统的高速低功耗互连技术研究 图1 2m e s h 型n o c 结构示意图 如图1 2 所示，典型的n o c 系统由处理单元( p r o c e s s o rc l e m e n t ，p e ) 、路由器 ( r o u t e r ) 、网络接口( n e t w o r ki n t e r f a c e ，n i ) 和链路( l i n k ) 四部分组成脚： ( 1 ) 处理单元：负责执行计算任务。典型的处理单元可以是带缓存的嵌入式微 处理器和d s p 核、专用硬件资源、可重构硬件资源，或者是上述各种硬件的组合。 ( 2 ) 路由器：执行通信任务，其核心是交换开关( s w i t c h ) ，包括仲裁器、纵横 交换电路、输入缓冲器等。交换开关的功能就是将信息从它的输入端口传输到其 中的一个或多个输出端口。路由器是n o c 的关键部分，其内部结构的设计对n o c 功耗和延时有巨大的影响，决定着整个n o c 的性能。 ( 3 ) n 络接口：指处理单元和路由器之间的接口。只有配置了网络接口的处理 单元才能连接到网络上与其他处理单元进行通信。 ( 4 ) 链路：指处理单元和路由器之间、路由器和路由器之间的连线。 i 1 2 片上网络解决的问题 针对总线结构的诸多缺陷，研究者提出了许多措施来加以缓解，如使用多层 总线提高总线可用带宽，使用突发传输、分裂传输提高总线利用率等。由于总线 结构的固有缺陷，这些方法对系统性能的改善有限。而n o c 从根本上解决了总线 结构的缺陷，主要体现在以下几个方面b 】： 首先，n o c 系统中所有处理器通过一个网络连接起来，而不是局限在一条总 线上，从而解决了多个处理器之间的互连问题，理论上可以互连无限多个处理器， 使得系统扩展性得到加强。 其次，每条网络的链路较短，仅连接有限数量的节点，这使得每条链路上的 延时、功耗得以减小，信号完整性得到加强。 第三，网络中不同节点之间的通信有多条路径可以选择，不同路径间的通信 互不影响，这大大提高了并行通信的能力，从而提高数据吞吐率。 第一章绪论 第四，使用全局异步局部同步( g l o b a l l ya s y n c h r o n o u sl o c a l l ys y n c h r o n o u s ， g a l s ) 通信机制，每一个处理单元都工作在自己的时钟域，而不同的处理单元之 间则通过网络进行异步通信，很好地解决了总线结构的单一时钟同步问题，从而 彻底解决了庞大的时钟树所带来的功耗和面积问题。 随着工艺的发展，s o c 技术将无法“追赶时代的步伐”了。n o c 所表现出来 的高带宽、低功耗、可扩展、并行通信方式、g a l s 运行方式等特点，使其具有 了总线结构无法比拟的优势，代表了将来的发展趋势。 1 1 3 片上网络对互连提出的要求 根据图1 2 所示的n o c 拓扑，路由器之间的长互连线( 即链路) 分布于整个芯 片，其增长速度远远大于路由器的增加速度，表1 1 给出了两者的数量关系。虽 然n o c 缩短了长互连线的长度，从而减小了单根长互连线路的延时和功耗，但急 剧增加的互连线数量使得互连线消耗的总功耗非但没有减小，反而可能变的更大。 同时，工艺的继续进步、死区面积的增大和更快的时钟速度，使得延迟和功耗依 旧是限制片上网络发展的重要因素。本文在这个背景下展开了对n o c 系统互连技 术的研究，并得到了国家自然科学基金项目的支持，目的是实现高速低功耗片上 数据传输。 表1 1 路由器数量与路由器间互连数量的对应关系表 n 23456n 路由器数量 49 1 62 53 6n * n 路由器间互连数量 41 22 44 0 6 0 2 n 幸( n 1 ) 改善互连线延时和功耗的技术主要有总线屏蔽、总线重排、总线编码、串行 总线及低摆幅技术等几种，本文选取目前较为流行的串行总线和低摆幅技术作为 此次课题的重点研究内容。 1 2 国内外相关研究进展 低摆幅技术首先应用于片间通信，常见有低电压差分信- 号( l v d s ) 。进入深亚 微米以后，总线消耗的能量越来越大，于是研究者试图将各种低摆幅技术引入片 上互连以降低总线功耗。2 0 0 0 年，v a r g h e s eg e o r g e 等人分析了近十种单端低摆幅电 路，并对延时、功耗、复杂度及噪声等指标进行了对比h 1 ：2 0 0 4 年，i c a n g m i nl e e 等人成功的将差动低摆幅电路运用于n o c 系统并进行流片，测试结果表明该系统工 4 基于n o c 系统的高速低功耗互连技术研究 作频率可达1 6 g h z ，同时功耗仅为5 l m w ”1 ；2 0 0 7 年，n a s s e rm a s o u m i 等人设计了 一种电流模驱动器和接收器，同时采用随机搜索算法s a ( s i m u l a t e da n n e a l i n g ) 对全 局长互连线的延时和功耗进行优化阳1 。 串行总线出现的较晚，但由于它缓解了系统集成度与片上互连效率的矛盾， 一经出现便迅速成为业界研究热点。2 0 0 5 年，m a g e dg h o n e i m a 等人对串行总线进 行了深入研究，分析了尺寸缩小对电阻率的影响，并对功耗和单位面积吞吐量进 行了建模分析，确定特定单位面积吞吐量下功耗最小的最佳复用度n 1 ：2 0 0 6 年，他 们又提出了两种降低串行总线活动因子的编码方案，通过降低每根串行总线的活 动因子来减小耦合因子，以此实现低功耗数据传输脚。 国内在集成电路互连方面的研究起步较晚，低摆幅技术的研究从近两年才开 始出现，对串行总线的研究甚至还停留在片间互连的阶段。2 0 0 5 年，国防科技大 学利用中继器和低摆幅差分电路在驱动不同长度连线时的优点，将两者混合插人 互连线，从而改善互连延时和功耗一3 ；2 0 0 6 年，清华大学的岳琪佳等人对平衡源 驱动器( s s d l c ) 氐摆幅电路进行了研究，并进行了相应的改进n 引。 1 3 本论文内容安排 本文主要围绕片上网络的互连结构，深入探讨了各种高速低功耗片上互连技 术。论文分为六章，具体内容安排如下： 第1 章为绪论。介绍了n o c 提出的技术背景以及国内外研究动态，根据n o c 的拓扑结构分析了片上互连所面临的挑战，提出本文立题的根据，最后简单介绍 论文的结构。 第2 章首先分析了尺寸缩小对互连线寄生电阻和电容的影响，并通过数学建 模的方式阐述了这些寄生参数与互连线延迟和功耗的关系，最后介绍了几种减小 有效耦合电容的主要技术。 第3 章介绍了当前工艺中常用的总线技术串行总线。通过确定合理的总 线复用度，串行总线可明显改善系统的单位面积吞吐量和功耗。 第4 章介绍了各种低摆幅电路，并采用h s p i c e 进行了仿真验证，对延时、 功耗和信号完整性等性能指标进行了比较。 第5 章对信号间的动态串扰及其抖动效应进行了分析，创新性地提出了一种 自适应驱动方法，它根据有效负载实时确定驱动强度，根据s p i c e 验证，可有效 降低信号抖动。 第6 章总结全文，并对未来的研究方向进行了展望。 第二章互连线及其模型 第二章互连线及其模型 随着工艺的进步，长互连线如总线的延时已超过门延迟成为主要的延时：另 外，不断提高的工作频率使得寄生电容消耗的功耗在系统总功耗中所占的比例也 越来越大，典型的s o c 系统中总线将消耗3 0 5 0 的功耗，在某些可编辑器件中 甚至高达8 0 n 。因此，片上总线在高效的前提下应该被设计并优化到消耗合理 的功率。 片上长互连线的延迟、功耗和噪声与线间耦合电容联系密切，特别是米勒效 应对延迟的影响很大。随着工艺进步，由于互连线中心点间距的减小和互连纵横 比的增加，侧面电容成为总互连电容的主要部分。在最近的d s m 工艺中，侧面 互连电容是纵向部分电容的三到五倍n 幻。 2 1 线宽对电阻率的影响 当互连线的侧面尺寸下降到接近自由程的时候，导电电子主要分布于互连线 的内表面和外表面，导致互连线电阻率变大，这种现象被称为尺寸效应n 驯。例如， 宽度较大时铜连线在s i 0 2 中的电阻率为1 8 u q ，而在4 5 n m 时其电阻率上升为 4 6 p q 。室温下铜的自由程大约为5 0 r i m ，因此当铜互连线的加工尺寸下降到低于 1 0 0 n m 时，其电阻率将会显著升高。 图2 1 尺寸缩小对电阻率的影响 互连电阻的增加导致大的功耗，通过增加线宽来减少电阻又会降低系统的集 成度。因此，工业界通常采用串行总线的方法来解决上述矛盾，即把m 位总线复 用成1 1 位总线，同时增加互连线的线宽w 。根据公式( 2 1 ) ( 2 4 ) ，线宽的增加可以 减小互连线的电阻率p ，从而进一步减小互连电阻。同时串行总线的互连电容也 基于n o c 系统的高迷低功耗互连技术研宄 较小，两者共同作用减小时间常数并显著增加单位面积吞吐蠡 横截面为矩形的互连线的单位长度电阻值为“”： p ( w ) = p o ( 。) ：丛生 1 15 口十3 d 2 3 一l n ( 1 + 土1 口 + 1 2 ( 1 一p ) 塑业 口- 1 ) ( 2 - 2 ) 上式中p 0 是本征电阻率，p 是扩散电流比例系数， 是电子自由程，且 zr 8 2 一d l - f ( 2 - 3 ) 其中r 是晶界共射系数，d 是平均晶界距离，取决于互连线宽度和高度中较小 的那一个。 d = m i n ( t ，w ) 旺- 4 ) 2 2 尺寸减小对互连电容的影响 图2 2 给出了互连线的物理模型，其中w 、h 、5 和d 分别代表互连线的宽度、 高度、间距和电介质夹层厚度。随着工艺尺寸的减小，d 和h 并投有随着w 和s 的减小而等比例缩小，也就是说，w d 和h s 随着工艺的进步不断增大。 夏明n 雨嗣乒春 鑫纽圈鳆缝蠛蘑秽”蠡矗圈曩豳截醚p r 时早期的工艺 c o ) 新的工艺 图2 2 工艺尺寸缩小增加了纵横比 互连线的寄生电容由对地电容c g 和耦合电容c c 两部分构成，在忽略边缘效 应的情况下它们可以表示为： c c = 型( 2 - 5 ) a o：k50hl(2-6) 。 s 其中k 是绝缘层介质的相对介电系数，是真空介电常数。可以看到，对地 电容c g 随着互连宽度的减小而减小，而侧面( 耦台) 电容c c 则随着互连间距的减 小而增加。因此，耦合电容随着每次新工艺的诞生而逐渐增加其在总电容中的比 例，如图2 3 所示。在o3 5 9 r o 工艺中，同一金属层内互连耦合电容c c 仅为对地 电容c g 的一半；而到了5 0 n m 工艺，这个比值增加到了六倍。因此，耦合电容对 第二章互连线及其模型 互连结构性能和功耗的影响将不能被忽略。 n 一一 一。一 ， i i 5 t r o to 3 5 t n0 2 5 帅0 i 抽n0 1 5 岬o 1 3 u m1 0 0 1 n7 0 f l r n，h n 0 ，帅0 3 5 u r n0 2 5 呻0i 兰邮0 i ，帅o 1 3 a mi o o m m 相咖，伽帅 上艺改= ! 【 图2 3 耦合电容的影响 2 3 互连线延时与功耗建模 7 一 随着工艺的进步，长互连线的线延时已超过门延迟成为主要的延时；另外， 随着工作频率的提高，寄生电容消耗的功耗在系统总功耗中所占的比例也越来越 大。因此，为了更好的引入各种高速低功耗技术，有必要在这里对互连线的延迟 和功耗进行建模与分析。 图2 2 所示的互连线模型忽略了互连线的边缘效应，即互连线的侧壁对地也 会产生一个寄生电容。随着特征尺寸的不断减小，边缘效应的影响越来越大，例 如o 1 3 9 m 工艺中互连线的边缘电容的数值与其平板电容相当。因此，图2 4 给出 了完整的互连线寄生电容模型。其中c c 是同一金属层内互连线之间的耦合电容， c f 和c v 分表表示互连线侧壁对地电容和下底面对地电容。可见，互连线总的对 地电容c o 为c v 和2 c f 之和。 4 ， ” 2 。 言pjd一枯鲁 帅 蛐 为 腑 掷 舯 舯 暑； 仉 n o o o o o o |_j) 8 基于n o c 系统的高速低功耗互连技术研究 图2 4 互连线电容模型 互连线作为驱动器的负载，其耦合电容和对地电容c g 等效为一个负载电容。 这个有效负载电容不仅与c c 和c g 有关，还与相邻互连线上的信号跳变有关。为 简化分析，这里假定：每条互连线的长都为1 ，总电阻是r ，总的对地电容是c g ， 及单侧耦合电容是c c ；所有互连线的横截面都相同，即它们的单位长度电阻r ， 单位长度对地电容c g 和单位长度耦合电容c 。都是常数；任何时候互连线上的信 号都有四种状态之一：上升“r 、下降f 、保持低电平“q 0 ”，保持高电平“q 1 ”，如 图2 5 所示。 v i q u i e t l v v 工【二二二二二：s w i t c h i n g ，vt 二二二l ： 2 3 1 互连线延时模型 图2 5 互连线的四种信号状态 在分布式r c 模型中，电压波形可以用下面的公式表示： y o ) =l - e 啾一留r o c k , r 翥r c 嘉o 4 r c , 弩) ，r 醯g p 7 ， 、 + 。c 二+ + o 7。 ， e x p ( - 百_ 学等白 ，f a l l i n g rc 1 、也巳+ 见c 二+ o + o 4 r c , q 7 7 这里，r 是总互连电阻，c c q 是等效互连电容，c i 。是驱动器输入电容，凡是 驱动器输出电阻。因此信号的传播延迟可表示为： v ( t 州) = 0 5 j f p 三o 6 9 ( r 。+ r ) 巳+ ( o 3 8 尺+ o 6 9 尺。) c 二f ( 2 - 8 ) 第二章互连线及其模型 等效的互连电容可以表示为n 刮： ，r = 以( c g + m c f o q ) ( 2 - 9 ) j m c f i j 是互连线i 和j 之间的等效米勒耦合电容。m c f 表征了耦合电容c c 对 总的等效电容c 的贡献。对于两条相邻互连线，如果它们变化方向相同，m c f 的值为o ：如果只有一条发生变化，m c f 为1 ；如果它们变化方向相反，则m c f 为2 。式2 1 0 给出了最坏情况下的总线传播延迟，此时周围两条连线都与互连线 i 的变化方向相反。 t v 舢= 0 6 9 ( r o + r ) q + ( o 3 8 r + o 6 9 r 。) ( c g + 4 c c ) ( 2 1 0 ) 2 3 2 互连线功耗模型 互连线的动态功耗主要来源于两个方面：互连线的自跳变和它与邻近连线的 相对跳变。自跳变引起的动态功耗e d g 由互连线对地电容c g 充放电引起。四种状 态下提供、储存和消耗的能量歹i j 在表2 1 中。 表2 1 互连线自跳变引起的动态功耗 信号初始储能最终储能消耗的能量电源提供的能量 c a s e 状态 e 畦 e 纯e 瞎= e 电+ e 恕一e 嚏 1 q 0 o0oo 2 q l1 2 c g 喘1 2 c c 0o 3r0 1 2 c c - 喘1 2 c g g 嘧 4f 1 2 c 6 o 1 2 c g o 因此，总线上由于自跳变引起的动态功耗e d g 可用公式( 2 1 1 ) 表示，其中a f 表示互连线的活动因子，当信号保持不变时为0 ，跳变时为1 。 1 = 丢q 嘧 ( 2 1 1 ) 二 任意两根相邻互连线的相对跳变产生的动态功耗是由耦合电容c c 充放电引 起的。表2 2 显示了各种情况下耦合电容中储存的能量、消耗的能量和电源供给 的能量。在1 4 中，电源供给能量是c c v 2 叻，其中一半都消耗在电路中而另一半 储存在耦合电容；在5 8 中，电源不供给能量，电路消耗的能量完全由先前电容 存储的能量提供：在9 1 4 中，由于没有相关跳变，因此电源不提供能量，电路也 基了n o c 系统的高速低功耗互连技术研究 不消耗能量；在1 5 1 6 中，电容完全放电后又反方向充电，电容潜在的相关变化 范围是2 v d d ，因此在整个变化过程中电源提供的能量是1 - 4 中的两倍，约为 2 c c v 2 d d 。电容最终储存的能量和开始时一样，因此电路的总功耗和电源提供的 能量相同。 表2 2 两互连线间相对跳变引起的动态功耗 c a s e线1线2初始储能最终储能消耗的能量 电源提供的能量 状态状态 e k e f c e d c e s c = e d c 七e f c e i c 1r q o o 1 2 c c 嘧1 2 c c 嘧c c 嘧 2 q o ro 1 2 c c 喘1 2 c c 喘c c 喘 3 q 1 f o 1 2 c c 喘1 2 c c ：嘧c c 4 f q 1 o 1 2 c c 喘1 2 c c 喘c c 喘 5 q 1 r 1 2 c c 喘 o 1 2 c c v d d 2 o 6r q 1 1 2 c c 喘 o 1 2 c c 嘧 o 7f q o 1 2 c c 喘 o 1 2 c c 喘 o 8 q o f 1 2 c c 嘧 o 1 2 c c o 9 q o q 1 1 2 c c 嘧1 2 c c 嘧 0o l o q 1q 0 1 2 c c 喘1 2 c c v l o o 1 1 q oq o oo0o 1 2 q 1 q 1 o0oo 1 3f f o o0o 1 4r r ooo 0 1 5fr 1 1 2 c c 嘧1 2 c c 2 c v 2 2 c c 嘧一一c 。u _ d 1 6rf 1 2 c c 嘧1 2 c c 嘧 ，c 矿22 c 矿2 。一c 7 d 口一一c d d 为了对每条互连线的相对跳变引起的动态功耗e d 。进行建模，互连线间的耦 合电容c c 产生的功耗将被分配到两互连线上，如表2 3 所示。 第二章互连线及其模型 表2 3 两相邻互连线在不同状态下所消耗的能量 线1线2线1 消耗线2 消耗消耗的总能量 c a s e m c f t 2 m c f 2 1 状态状态 能量瓦， 能量瓦：e $ c = e d c + e f c e t c 1r q 0 1 2 c c loo i 2 c c 喘 2 q 0 roo 1 2 c c 嘧 1 1 2 c c 喘 3 q 1 fo 0 1 2 c c 喘 1 1 2 c c 4f q 1 1 2 c c 100 1 2 c c 喘 5 q 1 ro o i 2 c c 喘 l 1 2 c c 6 r q 1 1 2 c c 喘 loo 1 2 c c v 肋2 7f q 0 1 1 2 c c l00 1 2 c c 喘 8 q o f00 1 2 c c 嘧 1 1 2 c c 9 q 0q 1 00o 0o 1 0 q 1 q o o000o 1 l q oq o o000o 1 2 q 1q 1 ooo0 o 1 3ffo0o o0 1 4rrooooo 1 5fr r v 2 2 r 矿2 2 2 g 喘 、一cd do c d d 1 6rf c c 2 c c 2 2 c c 喘 此时，任意一根连线i 相对跳变消耗的平均能量可以表示为： = 圭征( 莩慨，c c ) 2 ( 2 - 1 2 ) 其中a f i 是互连线i 的活动因子，信号稳定时为0 ，跳变时为l 。m c f i j 是互 连线i 与其最近的耦合连线j 的m c f i 值。 因此，每根连线上的平均功耗是自跳变产生的功耗和相关跳变产生的功耗之 和。 基于n o c 系统的高速低功耗互连技术研究 其中 e d l = e d g i + k = 专c 舢w d o ，= 犯( q + z m c f , j c c ) j 2 4 几种减小有效耦合电容的技术 f 2 1 3 ) f 2 - 1 4 ) 直观上来讲，减小耦合对延迟和功耗影响的最好方法是减小耦合电容c e 。根 据公式( 2 6 ) ，可以通过在新工艺中引入低k 介质来减小耦合电容，这种方法可同 时减小互连线的耦合电容c c 和对地电容和c g ；另一种方法是增加线间距s ，但 这大幅增加布线面积从而降低集成度。 上述两种减小耦合电容c e 的方法的代价都很高，要么是新工艺带来的高成 本，要么是由于增加连线之间的距离带来较大的芯片面积。因此，可以用式( 2 9 ) 和( 2 1 4 ) 中提到的方法来减小有效耦合电容c 。e f t 。它通过减少最坏情况和平均 m c f 实现，基于该原理的主要技术有总线屏蔽、延迟技术、总线重排和总线编码 等。 2 4 1 总线屏蔽 在数据线之间插入一根固定电平的连线( 接地或是接高电位) ，可以有效减 小耦合电容效应，这就是总线屏蔽，它是一种被动保护措施【1 6 1 ，如图2 6 所示。 由于信号线相邻的任意一根连线都是静态的，所以不管信号线的如何跳变，m c f 始终为1 。因此，被动保护消除了最坏情况，即两根相邻互连线的跳变方向相反 的情况，从而改善了最坏情况延迟，如表2 4 所示。这种技术的主要缺点是因为 屏蔽线的加入而使总线面积增加一倍。 乏良篆岳 当二 - 璺筌l 二 _ 第二章互连线及其模型 表2 4 不同转换情况下两相邻总线的m c f 值 m c f 相邻互连线 常规总线屏蔽总线 同向翻转 o1 只有一根翻转 11 相反翻转 2 1 平均 l1 表2 4 表明，屏蔽技术下平均m c f 不变，只是消除了最坏情况，即把m c f 从2 变为1 。因此，如果在一个受屏蔽和一个传统总线上使用同样的驱动器，受 屏蔽的总线的最坏情况延迟会小一些，但是平均功耗并不减小。然而，如果目标 是为了减小功耗的话，驱动器可以缩小尺寸来补偿引起的延迟增大知道达到和传 统总线同样的延迟。因此，对于同样的延迟，屏蔽总线有更小驱动器尺寸，因而 具有较低的功耗。 2 4 2 延迟技术 在总线上引入一个固定的相对延迟也可以减小最坏情况下的m c f ，从而减小 最坏情况延迟，我们称这种方法为延迟技术n 钔。延迟技术的基本思想是防止相邻 连线同时反向跳变引起的最坏跳变事件，它通过有意识的在相邻总线之间引入一 个相对延迟d 实现。如果这个相对延迟足够大，那么同时发生的反向跳变事件 ( m c f = 2 ) 就可以转变成为一条连线不变另一条跳变的两个连续的事件，此时 m c f = i 。相对延迟的引入可以通过在总线上交替增加延迟单元实现，图2 7 ( a ) 和 2 8 描述了这样的的交替延迟线( a d l ) 。 与此类似，采用交替延迟时钟线( a d c ) 交替地对输入时钟进行延迟，以消除 时钟与信号失配带来的影响，如图2 7 ( b ) 所示。这是通过一个上升沿和下降沿交 替触发的触发器来实现的。在一个多周期总线方案中，交替a d c 数据位的附加 延迟并不像a d l 在每个周期的开始引入，而是在第一个总线周期被引入并由连 续周期不断传播下去。由于信号在没有达到终点之前需要排成一条线，a d c 中最 后两个f l o p 的距离要比前面的短以补偿附加延迟。a d c 的时钟延迟也可以通过 a d l 中的缓冲器实现，只需要交替放在时钟连线上，或者是引入双相位时钟以满 足交替总线上的f l o p 。这里提出的方法可以实现一个时钟相位的最大延迟，而且 它对时钟网络和周期的影响很小，因此它是优先方案。另外，在一个较长的多周 期总线中，减小最后一级f l o p 距离的影响要比降低互连和时钟功耗的影响要小。 1 4 基于n o c 系统的高速低功耗互连技术研究 d 。”- l ” ( a ) 图2 7 静态延迟技术( a ) 交替延迟总线o 锄u ：( b ) 交替延迟时钟( a d c ) d o 暑0 d l 叠d 0 d 2 = d 0m = d o 山一d 0 陟r t 巾e a t e r d n 馆 圳t i o n a l d e 妇ye l e m e n t 图2 8 单周期a d l 技术 根据公式( 2 1 5 ) ，引入的相对延迟d 对总的最坏情况总线延迟有两个相反的 影响：一方面它使总的传播延迟增加了d ；另一方面，它减小了最坏情况m c f 从 而减小了传播延迟。因此，一定存在一个最优的延迟，它可以使总的传播延 迟最小，如图2 9 所示。这个理想的相对延迟取决于互连线的参数r 、c 。和c 。， 以及驱动器的参数心和c i n o f p 加= 0 6 9 ( r o + 尺) 巳+ ( 0 3 8 r + 0 6 9 r o ) c g 舢气、 + 2 ( 0 3 8 r + 0 6 9 也) c c 煅唧，+ d 、 。 l p 蛔s m c f 酐j 减 小起主要 作j 1 j d d p t 图2 9 单周期a d l 技术 引入相对延迟d 可以减小邻近线反向跳变时的m c f ，同时邻近线同向跳变的 第二章互连线及其模型 m c f 也增加了同样的值7 l ，如表2 5 所示。与屏蔽技术一样，在邻近互连线上弓 入相对延迟d 并没有改变平均m c f 。 m c f 相邻互连线 常规总线a d l & a d c 同向翻转 0 1 - f ( d ) 只有一根翻转11 相反翻转2 l + f ( d ) 平均值 11 因此，如果使用和传统总线一样大小的驱动器，并引入理想的相对延迟， a d l 总线会比传统总线的延迟低，但是互连功耗仍保持不变。注意到额外的延迟 单元会消耗一定的功耗，网络的总功耗略微增加。然而，如果为了减小功耗，信 号放大器和驱动器可以减小尺寸来补偿产生的延迟增加直到达到和传统总线一样 的延迟。因此，对于相同的延迟，引入静态相对延迟的总线可以具有较小尺寸的 驱动器，从而降低系统功耗。 2 4 3 总线重排 y s h i n 和t s a k u r a i 提出了一种专用于嵌入式系统的低功耗片上总线技术， 总线重排n 羽。正如在信号和图像处理过程中一样，这种方法在算法处理之前确定 特定方向的数据流，因此在设计总线之前必须知道处理器和嵌入系统的类型。根 据特定的电容单元和地址流，理想的总线安排可以使总线的平均m c f 和功耗最 小。如果总线上电平向同一方向跳变的可能性高且它们之间是相邻的，这种总线 排列就可以有效减小耦合电容。这种方法只需要对处理器版图进行更改而没有引 入任何的管理电路。 定义b i 为总线i 的转换因子，其值为0 、1 和1 ，分别对应电平保持不变、向 下翻转和向上翻转。连线i 的跳变概率是| 6 ：f | = 1 的可能性。互连线j 和k 之间转换 的相关因子表述为： p 让= c o v a , ) k ( 2 - 1 6 )p 让= 。 o - ok 其中乃是0 的标准误差，c o r a r j k 是屯和坟的协方差： c o v a r j k = e b a 一m m i ( 2 1 7 ) 基于n o c 系统的高速低功耗互连技术研究 这里e x 是事件x 的期望，m ，是b j 的平均值。同向跳变时， p j k 近似为1 ； 反向跳变时近似为1 ；当跳变无关时近似为0 。 重排算法最初把连线分成两组：一组跳变可能性低，另一组的跳变可能性高。 跳变可能性低的连线很少跳变，因此可以用作屏蔽线。其它有高跳变可能性的连 线组成几组，每组中任意一根连线与其邻近线的相关影响接近于l 。屏蔽线引入 于每组之间形成最终的顺序。 在排序过程中，第一条被选取的连线是组内具有最高跳变可能性的那条连 线；第二条被选取的连线是与第一条连线具有最大相关因子的连线，并排在第一 条线的边上；之后被选取的连线是组内和第一条及最后一条连线有最高相关因子 的连线，并被放置在与它们相邻的位置。不断重复，直至剩余的连线中没有一条 连线与组内第一条或最后一条连线有正的相关转换。通过这种方法，每组连线都 把高跳变可能性的连线和高相关因子的连线放到一块，这样可以有效减小侧面电 容。另外，放在每组最后面的连线具有相对小的跳变可能行，这也进一步减小了 侧面电容。 2 4 4 总线编码 前面提到的技术都改变了总线结构，有的用来减小实际耦合电容c 。，有的用 来减小有效耦合电容c 呵。另外一种方式是保持总线结构不变，但是改变传送的 数据以减少最坏跳变事件的发生，这种技术叫总线编码。 在总线编码方案中，传输的数据被编码以减小总线的充放电次数。然后数据 在总线末端被解码，恢复出原来的数据。编码方案的选择取决于不同连线的跳变 行为，即取决于总线上传输的数据。因此，要选择最佳的编码方案，必须得首先 知道总线上数据流的跳变情况。 现在的总线编码方案有很多，针对传输数据的特性而应用在特定的场合。在 微处理器系统中，典型的数据流通常分为数据结构流和地址总线流。前者的典型 代表是b i 编码和耦合方向编码；后者则以格雷编码、t 0 编码和a b l o r z 编码为代 表。总线编码技术在总体上减少平均活动因子而不是最坏情况的连线活动因子。 因此，总线编码技术只适用于减小总线平均功耗而不减小总线延迟。 第三章串行总线技术 第三章串行总线技术 串行技术将多路传输的m 根总线上的数据复用到一根总线上，因而可以将n 根并行总线变为1 1 m 根串行总线，如图3 1 所示。这种方式可以减少总线个数， 对于同样的总线面积，总线的宽度和间距得到了很大的提高。更大的导线间距可 以减小耦合电容，而更宽的导线可以减小电阻，因此串行总线具有更好的延时和 功耗性能。 。 一p o _ 巾- c 殄一卜 扫，一崎卜吣巾廿 西：_ 凸p o _ t - c 殄一 卜 j ， ： c 。- - - - c ，c o ： 一 b a 一凸p o _ 呦- c 力一卜 幻_ 1 p o _ _ 【厶- c 为一 ) 一 玩一：睁- 吣七。一口一 h 扫j 见 幻 s c f i a l i t p rd e s e f i a l 嘶 ；p 啡 图3 18 位总线复用成2 位总线 3 1 串行总线的功耗 串行总线减少了总线位数，互连间距和宽度的增加又减少了电阻和耦合电容， 从而降低了总线功耗。与此同时，并转串电路和串转并电路也会消耗一定的能量。 因此，必然存在一个最佳的复用度及总线宽度和间距，使得整个总线系统消耗的 能量最少。下面将从总线的寄生电容模型出发，来找出上述两个最佳值。 合理的使用串行技术可以降低总线功耗，下面基于线性的电容模型对总线功 耗进行分析，试图找到最佳复用度。 3 1 1 线型电容模型及其存在问题 由于总线消耗的能量与其寄生电容密切相关，因此必须对寄生电容进行建模 i8 基于n o c 系统的高速低功耗互连技术研究 分析。在第二章中简单介绍了互连线的电容模型，为了分析的精确性，下面给出 了适应超深亚微米的总线完整寄生电容物理模型，如图3 2 所示。 图3 2 完整的总线寄生电容模型 其中l 、w 、t 、s 分别表示总线的长度、宽度、高度和间距，h 是电介质夹层 厚度；c 。是同一层内两相邻总线之间的单位长度耦合电容，c v 是单位长度总线对 地的平板电容，c f 是单位长度的总线侧壁对地电容。单位长度的金属地电容可 以用下式表示： q = c v + 2 c ， ( 3 - 1 ) 于是单位长度总互连电容c 。可以表示为n 钔： e - 2 c , + m c f e ( 3 2 ) m c f 是连线与相邻连线的m i l l e r 耦合因子。公式( 3 2 ) 中c g 的系数为2 是因 为互连线的上方和下方各