（微电子学与固体电子学专业论文）多相位数字延迟锁相环研究与设计.pdf

摘要 摘要 时钟信号是数字电路中的关键信号，它在模块间传递的延时及相位偏移是衡 量时钟分布质量好坏的重要指标。随着工艺尺寸的不断缩小，集成电路正朝着片 上系统的方向发展，芯片面积也不断增加，然而芯片内部各模块间的互连延迟往 往导致信号延迟的积累，并引起严重的时序错误，甚至导致电路功能异常。 为了消除芯片内部各模块间的时钟延时，减小时钟相位偏移，本文设计了一 种低功耗、易实现的数字锁相环。采用数字方式实现的延迟单元计数电路和延迟 补偿调整电路，代替了传统d l l 中用模拟方式实现的环路滤波器和压控延迟链， 并配合特定的控制逻辑电路，完成了时钟延迟补偿。在输入时钟频率不变的情况 下，只需一次调节即可实现输入输出时钟同步，锁定时间短，噪声不会积累，抗 干扰性好。 在1 8 v 电源电压，s m i c0 1 8 9 mc m o s 工艺下，利用c a d e n c e 对锁相环进 行仿真研究，其工作频率范围从2 5 m i - i z 到3 0 0 m h z ，最大抖动时间为4 0 p s ，d l l 启动后1 8 个周期内锁定。 除了相位同步快，该d l l 还有以下功能：提供与输入时钟同频的相位差为 9 0 、1 8 0 、2 7 0 度的相移时钟；提供占空比为5 0 的时钟信号，实现占空比的调节； 提供1 5 、2 、2 5 、3 、4 、5 、8 、1 6 分频时钟，实现可编程分频；实现2 倍频功能 等。 关键词：延迟锁相环时钟延时时钟补偿时钟分频 a b s t r a c t a b s t r a c t t h ec l o c ks i g n a li sak e ys i g n a lf o rt h ed i g i t a lc i r c u i t s i t sd e l a ya n dp h a s es h i f tc a u s e d b yt h et r a n s f e rp r o c e s sb e t w e e nt w od i f f e r e n tm o d u l e sa r ec o n s i d e r e da st w oi m p o r t a n t i n d i c a t o r sw h i c hc a nd e t e r m i n ew h e t h e rt h ed i s t r i b u t i o nq u a l i t yo fac l o c ki sg o o do rn o t w i t ht h ef u n c t i o no ft h ei n t e g r a t e dc i r c u i tc h i pi sb e c o m i n gm o r ep e r f e c t , i sd e v e l o p i n g t o w a r d st h ed i r e c t i o nn a m e ds o c ，w h i c hm e a n ss y s t e mo n ac h i p ，t h ea r e ao ft h ec h i pi sa l s o g e t t i n gl a r g e ra n dl a r g e r h o w e v e r , t h ed e l a yo ft h ei n t e r c o n n e c t i o nw i r e so f t e nl e a d st ot h e a c c u m u l a t i o no ft h es i g n a ld e l a y , w h i c hw i l lc a u s es e r i o u st i m i n ge r r o r s ，a n de v e nl e a dt o d y s f u n c t i o n i no r d e rt oe l i m i n a t et h ec l o c kd e l a ya m o n gt h ed i f f e r e n tm o d u l e so nac h i pa n dr e d u c e t h ep h a s es h i f to ft h ec l o c k , al o w - p o w e r , e a s yt oa c h i e v ed i g i t a ld e l a yl o c k e dl o o pi s d e s i g n e di nt h i sp a p e r t h i sk i n do fd l l sb a s ec o n s t r u c t i o ni sm a d eu po ft h ed e l a yu n i t s c o u n t i n gc i r c u i ta n dt h ed e l a yc o m p e n s a t i o nc i r c u i ti n s t e a do fl o o pf i l t e ra n dv o l t a g ec o n t r o l d e l a yl i n e ，u n d e ras p e c i a lc o n t r o lc i r c u i t ，t h ed l li m p l e m e n td e l a yc o m p e n s a t i o n t h ed l l c a nb el o c k e db yo n l yo n ea d j u s t m e n tr a t h e rt h a nm a n yc o n s e c u t i v ep r o c e s s e su n l e s st h e i n p u tc l o c kc h a n g e s s o ，i tc o s t sl e s st i m et oi m p l e m e n ts y n c h r o n i z a t i o no fi n p u ta n do u t p u t c l o c k i nas m i c0 18 u r nc m o sp r o c e s s i t so p e r a t i o nf r e q u e n c yr a n g ei s2 5 m h z - 3 0 0 m h za t 1 8 v t h em a x i m a lp e a k - t o p e a l ( j i t t e ri s4 0 p s t h ed l lc a nb cl o c k e dw i t h i n18c l o c k c y c l e s i na d d i t i o nt of a s tl o c k i n g ，t h ed l lh a st h ef o l l o w i n gf e a t u r e s ：t h ed l lc a np r o v i d e t h r e ep h a s e - s h i f t e dv e r s i o no ft h es o u r c ec l o c k t h ed l lc a np r o v i d ed u t yc y c l ec o r r e c t i o n o na l lo u t p u tc l o c k ss u c ht h a tc l o c ko u t p u t sh a v ea5 0 d u t yc y c l e t h ed l lc a np r o v i d e1 5 ， 2 ，2 5 ，3 ，4 ，5 ，8 ，16d i v i d ec l o c k t h ed l l c a na l s op r o v i d e2m u l t i p l i e rc l o c k k e y w o r d s ：d e l a y - l o c k e dl o o p c l o c kd e l a yc l o c k c o m p e n s a t i o n c o c k f r e q u e n c y - d i v i d i n g 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名： 必楚蕉 日期丝丝：丕：! ! 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究生 在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保留 送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容， 可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合 学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 ( 保密的论文在解密后遵守此规定) 本学位论文属于保密，在一年解密后适用本授权书。 本人签名：盛垄 导师签名： 日期竺丝：? d 日期羔垒i ! ：主坐 第一章绪论 第一章绪论 锁相技术是实现相位自动控制的一种方法，是专门研究系统相位关系的新技术，从 3 0 年代发展开始，至今己逐步渗透到各个领域，早期是为了解决接收机的同步接收问 题，后来应用在了电视机的扫描电路中，特别是空间技术的出现极大推动了锁相技术的 发展。近来，锁相技术的应用范围己大大拓宽了，从通信、导航、雷达、计算机到家用 电器。与此同时，锁相电路的结构也从基本的两阶发展到了三阶或更高阶，从单环发展 到了复合环。 1 1 研究背景 随着加工工艺尺寸的不断缩小，集成电路正朝着片上系统的方向迅速发展。集成电 路设计对电路速度的要求越来越高，片外时钟已无法满足几百兆赫兹的要求，因此必须 设计片内高频时钟产生电路。产生高频时钟的方法有很多种，比如直接频率生成器、振 荡器等等，但是由于噪声的干扰作用，要得到一个稳定的高频时钟信号就需要许多辅助 的设计技术和设计技巧。同时，随着芯片规模不断增大，低功耗技术也得到越来越多的 重视，高频时钟产生电路同样也需要满足低功耗的设计要求。在某些应用领域内，芯片 设计者还要求高频时钟产生电路要有较短的锁定时间、抖动时间小、占用较小的芯片面 积等等。这些设计要求都给高频时钟产生电路的设计带来了相当大的难度，但同时也推 动了高频时钟产生电路设计技术的不断发展。 锁相环( p h a s el o c k e dl o o p p l l ) 技术l l j 常被用于产生片内高频时钟，同时，p l l 可保 证输入时钟和其输出时钟相位差的标称值为0 ，从而消除了时钟延时( c l o c kd e l a y ) 。 锁相环电路在时钟的产生与同步中发挥着重要的作用。锁相系统是一个闭环相位自 动控制系统，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相 位差自动跟踪系统，即当系统进入锁定状态( 或同步状态) 时，锁相环输出的时钟与输入 参考时钟之间相位差为零，或者保持为常数，而频率则完全相等。然而，传统的锁相环 电路大都包含电荷泵、低通滤波器等模拟电路结构，其在设计和制造过程中的复杂性高、 可重用性差，更为重要的是，锁相环电路中的模拟电路部分对噪声的干扰十分敏感，它 们和数字电路有相同的电源供给并且具有共同的硅衬底，数字电路在其工作翻转过程中 将产生严重的电源、衬底噪声，它们将对模拟电路的工作性能产生较大的影响，锁相环 的输出时钟周期也会因为电源噪声或其他噪声影响而发生改变。这在时域上表现为时钟 输出信号的时钟抖动，在频域上表现为相位噪声1 2 1 。抖动与噪声不仅直接影响芯片的最 高运行频率，还会减少系统的容差性能。 随着集成电路制造工艺的不断进步，越来越多的模块被集成到单个芯片上。先进的 制造工艺带来的不仅仅是晶体管密度的提高，其他特性如特征尺寸的缩小和截止频率的 2 多相位延迟锁相环研究与设计 提高都有助于电路性能的改进。但是数字电路与模拟电路在工艺上的不兼容给芯片设计 带来了障碍，并且随着特征尺寸的缩小，电源电压也在减小，这给数字电路和模拟电路 的设计都带来了新的挑战。在新工艺中，芯片中模块之间通过电源线和衬底的噪声耦合 也比以前更加严重。大部分问题可以通过在系统中使用更多稳定的数字电路来替代部分 模拟电路的方法来解决。数字锁相环就是采用了偏向数字的设计方法，这一方案不仅解 决了系统中模拟部分在深亚微米工艺中出现的部分问题还解决了数字电路的工艺兼容 性问题。 目前高性能时钟技术的趋势是采用延迟锁相环( d l l ) ，它是p l l 结构的另一种形态， 传统的d l l 继承了p l l 电路的锁相技术，但去掉了p l l 电路内的振荡器部分，采用延迟 线将输入时钟延迟时钟周期的整数倍后输出，从而实现输入输出时钟的同步。但是，可 控延迟线还都是采用模拟电路实现，其中使用到了电荷泵电路、低通滤波器和压控电阻 等模拟电路结构，不仅给电路设计和芯片生产带来了很大的困难，限制了电路的可重用 性，同时，对噪声也非常敏感。对d l l 类补偿电路的改进主要有：将模拟方式的环路滤 波器改进为数字方式的移位寄存器，或者改进控制算法，由不加权的移位寄存器模式转 为加权的计数器模式。改进后的基本原理都没有改变，在d l l 工作期间，移位寄存器始 终处在动态调节过程中，频繁地调节延迟线中延迟单元的个数不仅要求大型复杂的状态 机，同时也会给时钟网络带来大量的噪声。 1 2 锁相技术的发展历史和研究现状 锁相技术是一种实现相位自动控制的方法，是专门研究系统相位的技术。利用锁相 技术得到的锁相环p l l ( p h a s e l o c k e dl o o p ) 是一个闭环的相位自动控制系统，它的输出 信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位差自动跟踪系统，它 能够自动跟踪两个信号的相位差，并且靠反馈控制来达到自动调节输出信号相位的目 的。 “锁相 的起源可以追溯到1 7 世纪，荷兰天文学家、物理学家c h r i s t i a a nh u y g e n s ， 平衡弹簧调整表的发明者，通过观察首次提出了“同步振荡器 ( s ”c h r 0 1 1 i z e do s c i l l a t o o 的概念，并且在给其父亲的信中进行了描述。 1 9 0 4 年锁相技术得到了第一次成功的应用，在电视机水平扫描行同步装置中，有 效的抑制外界噪声对同步信号的干扰，使电视图像的同步性能得到很大的改善。利用锁 相环电路的窄带滤波特性滤除噪声，使行扫描振荡器跟踪输入行扫描信号并与其保持同 步，使得荧光屏上的图像稳定清晰 4 1 。 到了五十年代，随着空间技术的发展，j a e f r 和r e c h t i n e 利用锁相环电路作为导 弹的跟踪滤波器获得极大的成功，并且首次提出锁相环电路的线性分析方法，发表了包 含有噪声效应的锁相环电路线性理论分析的文章，解决了锁相环电路最佳化设计的问 第一章绪论 题。 在六十年代，锁相技术的理论得到了进一步的发展。新的研究表明锁相环可以用作 f m 输入端的低通滤波器以及振荡器输出端的高通滤波器。同时，锁相技术在伺服结构 中得到广泛的应用。 随着对锁相技术理论以及应用的广泛而深入的研究，锁相技术己经成为一门比较系 统的理论科学。但是，研究的不断深入，科技技术的不断前进，新的物理现象和问题还 是层出不穷，得不到解释。因此直到现在，世界各国科技工作者对锁相环的理论和应用 还在继续的进行研究，而且锁相环原理的应用已经深入到许多其他学科中去了，如气象 学、海洋学、生物物理学、原子物理学等等。 随着s o c 技术、i p 核技术的发展，锁相技术作为一个基本的a s i c 宏在无线通讯 和微处理器电路中充当时钟电路的应用更加广泛，这方面的研究也不断深入。一方面， 在原有p l l 结构中提出很多全新的、性能优越的单元模块电路，主要体现在鉴频鉴相 器、压控振荡器的设计上；另一方面，锁相技术也不仅限于早期的p l l 的简单结构， 像d l l ( d e l a yl o c k e dl o o p ) ，m d l l ( m i x e d m o d ed e l a yl o c k e dl o o p ) ，s m d ( s y n c h r o n o u s m i r r o rd e l a y ) 等技术也不断涌现。 锁相环的研究一直是学术界的一个研究重点，由于条件所限，国内对于锁相环的研 究主要停留在理论方面，高性能锁相环的产品基本依赖进口。而在国外，锁相环技术则 在不断发展，从最初采用分离器件到采用集成电路，从采用双极工艺到使用c m o s 工 艺，从需要挂电阻和电容到锁相环完全集成在一块芯片上，并且作为嵌入式口核应用 在大的数字系统中。随着a s i c 芯片电源电压下降，使得电源电压与核心薄氧化器件的 阈值电压相比裕量有限从而使模拟电路设计，尤其是低噪声低电压锁相环的设计变得非 常困难。因而，当前锁相环的设计关键集中在高速、低电压、低噪声方面。目前国外的 锁相环产品大多采用3 3 v 电源电压的c m o s 工艺，工作频率可从i o o m h z 一直达到 2 4 g h z ，输出噪声( 周期到周期) 在几十皮秒左右。 1 3 论文结构 鉴于全数字延迟锁相环具备上述优点，本文将基于数字延迟锁相环的基本结构和工 作原理，提出一种全数字延迟锁相环的设计方案并通过电路仿真对其进行验证。 本文共分为七个章节，各章节组织如下：第一章绪论，主要概述本课题的研究背景、 现状以及研究意义；第二章是锁相环概述，首先阐述了锁相环电路的基本理论，然后研 究了延迟锁相环的基本原理并对p l l 电路与d l l 电路的性能进行了比较，接着简要介 绍了d l l 的几种类型；第三章提出了全数字锁相环系统的整体构架，详细探讨了各个 模块的有关功能和设计实现，并且根据应用要求确定电路的性能参数；第四章深入分析 了各个模块的结构和基本原理，对各个模块进行设计，并对整体系统进行联调；第五章 4 多相位延迟锁相环研究与设计 为各个模块和总体电路的仿真结果；第六章总结了整个论文的工作，分析了工作中存在 的问题，提出了未来进一步工作的方向。 第二章延迟锁相技术 5 第二章延迟锁相技术 锁相环于1 9 3 2 年由d e b e l l e s c i z e 最先发明，至今在电子、通讯等领域得到了广泛的 应用。锁相环的实现方式也由最初的分立元件发展到现在的集成实现，类型也是多种多 样，因此有必要在数字延迟锁相环设计之前对锁相环的原理、类型和应用进行简单的探 讨。 2 1 锁相环的组成与工作原理 图2 1 为锁相环的基本框图，它主要由鉴相器1 7 】( p d ) 、环路滤波器( l p f ) 和压控振荡 器( v c o ) 三部分组成。 图2 1 锁相环的基本结构 锁相环的作用是使压控振荡器输出时钟v o u t 与锁相环输入参考时钟v i n 保持一定的 相位关系。压控振荡器输出时钟的相位不一定与锁相环输入参考时钟的相位完全相等， 但只要二者的相位差恒定，两个信号必然有相同的频率。为了解锁相环的工作，可以假 定锁相环处于锁定状态，即锁相环输入时钟v i n 与压控振荡器的输出时钟相位差恒 定、频率相等。这时对v i n 的相位施加一个阶跃函数，使v i n 的相位超前于v o u t 的相位， 鉴相器的输出v p d 的平均值则相应增加。压控振荡器的输入控制电压v 吲是鉴相器输出 v p d 经过低通滤波器后的直流成分，因而v 酬也增加。v c t d 的增加驱使压控振荡器的输 出频率增加，同时v c o 输出信号的相位增加。当v c o 输出信号的相位与锁相环输入 相位接近相等时，v 砌又会缓慢回到阶跃前的值，使系统再次回到锁定前的状态。环路 再次锁定后，锁相环输入与v c o 输出信号的相位差保持恒定，两者的频率完全相等。 在对锁相环的输入信号施加阶跃函数到环路再次锁定的过程中，控制电压经历了一个瞬 态的变化过程。具体的瞬态过程分析在文献【5 】【6 】中有详细地阐述。 在锁相环系统中，鉴相器的作用是鉴别两个输入信号的相位差，并将此相位差的信 息转换为电压信号。假设相位差为中，鉴相器的输出电压为v p d ，鉴相器增益为k p d 。 则理想鉴相器的v p d 应满足如下的比例关系，见公式( 2 1 ) ： v p ，) = k p n 驴 ( 2 1 ) 某些鉴相器的输出可能不是电压，而是电流或电荷，但是功能和特性都是相似的。 6 多相位延迟锁相环研究与设计 鉴相器的输出v p d 包含直流分量和高频分量【8 1 ，为了得到v p d 的直流分量，也即稳 定的振荡器输入控制电压v c 仃i ，需要一个低通滤波器对v p d 进行滤波。该低通滤波器 改变了锁相环传递函数的带宽、衰减因子等参数。它可以是有源和无源滤波器。压控振 荡器输出信号v o u t 的频率c o o u t 受环路滤波器输出电压v c t r l 的控制，具体表达式见公 式( 2 2 ) ： 妇0 0 u t 铷o + k v c 0 、 ( 2 - 2 ) 其中，咖，k v 分别是压控振荡器的中心频率和压控振荡器增益，振荡器输出信号 的相位巾。眦为其频率的时间积分，见公式( 2 3 ) ： 西o u t = j ( 0 3 0 + k v c o v c t r l ) d t ( 2 3 ) 只有当环路达到锁定后，锁相环系统的输出时钟才可以用作稳定的时钟信号源，因 此必须对环路的锁定有比较明确的定义。环路锁定的定义是，见公式( 2 - 4 ) ： d d ? o u t 监= o ( 2 4 ) d td t 。 其中由o m 是振荡器输出信号的相位，由i i l 是锁相环输入时钟信号相位。当两者之差 不随时间变化时，环路锁定。也就是说振荡器输出信号的频率和锁相环输入参考时钟的 频率完全相等，即：o u t m ( o i n 时环路锁定。 p l l 是一个模拟电路，因而它本质上对噪声和干扰很敏感。对环路滤波器【9 】和v c o 尤其是这样，因为对它们来说，噪声对抖动有直接的影响。干扰的主要来源是经过电源 和衬底的噪声耦合。这一点在数字环境中需要特别注意，因为数字电路中的噪声可以有 许多不同的噪声源。总之，要把一个高度敏感的部件集成在一个会对它造成干扰的数字 环境中并不是一件容易的事。 2 2 延迟锁相环基本原理 与前面的p l l 相比，延迟锁相环的滤波电路结构更简单，且用压控延迟线( v c d l ) 替代了传统结构中的压控振荡器，如图2 2 所示。这不仅使延迟锁相环能够更快地进入 锁定状态，而且使之具有更高的稳定性和更好的抗抖动性能。因此，延迟锁相环比传统 锁相环更适合被应用于高精度的芯片上。 图2 2 延迟锁相环的基本结构 第二章延迟锁相技术 7 图2 2 显示了最简单的延迟锁相环结构，它由可变延迟线和控制电路组成。延迟线 将输入时钟( i n p u t ) 延迟后输出，然后这个延迟后的时钟信号被传送到系统内部的所有 需要触发的寄存器，同时也被反馈回f e e d b a c k 端。控制逻辑电路对i n p u t 和 f e e d b a c k 采样，根据结果对延迟单元的个数进行调整，通过延迟线在输入时钟和反 馈时钟之间插入延时，直到两信号的上升沿重合，此时两信号相位也重合，系统“锁定”。 只要输入时钟信号的变化频率足够低，则输入时钟与输出时钟没有相位差，这样，负载 就得到了“没有延迟 的时钟信号，如图2 3 。 原始信号： 传输后； 延迟一些： 再延迟： 最终输出： 图2 3 压控延迟线对原始输入信号的延迟调整过程 延迟锁相环( d l l ) 结构与p l l 相似，只是用压控延迟线代替了压控振荡器，其结构 框图如图2 4 所示。 p h a s e v p d 。c h a r g ep u m p k 捌 v c d l d e t e c t o r& l p f 匕u t 图2 4 延迟锁相环的结构 与图2 1 中的p l l 相比，d l l 输出的时钟信号是直接来自于输入时钟的，而p l l 的输出实际上是由v c o 再生的。d l l 电路按照其实现方法的不同可以分为模拟电路 d l l 和数字电路d l l 两类。一般而言，模拟延迟锁相环的抗抖动性能比数字延迟锁相 环好，这也是模拟延迟锁相环吸引人的原因之。但是，模拟延迟锁相环需要进行较长 时间的反复调整才能进入锁定状态。模拟锁相环中的模拟结构一方面由于对噪声敏感， 会降低电路的最高工作频率，另一方面由于使用了电阻电容，会使系统的性能随着温度 等环境因素的变化而变化。而且电阻电容会占据较大的版图面积。另外，模拟电路的设 8 多相位延迟锁相环研究与设计 计复杂度高，在不同工艺条件间的移植性差和功耗都是需要考虑的问题。而数字电路在 这些方面都有着明显的优势。 如果可变延迟线中延迟单元的延迟精度足够高，数字延迟锁相环就可以仅通过一次 延迟插入动作实现输出信号与输入信号的同步。因此，数字延迟锁相环比模拟延迟锁相 环具有更快的锁定速度。同时，得益于c m o s 电路的等比例缩小技术，数字延迟锁相 环的设计可以在不同工艺条件下进行移植，这大大简化了设计过程。此外，随着特征尺 寸的缩小，数字延迟锁相环的电源电压和功耗都会降低，工作速度也会提高。由于数字 延迟锁相环对噪声不敏感，其稳定性很高，用它代替模拟延迟锁相环，也解决了数、模 电路工艺不兼容的问题。但是，由于延迟单元的延迟量往往不够精确，且会受到逻辑门 延迟的影响，有时也需要添加额外的电路进行匹配才能实现一次锁定。 当然，数字延迟锁相环也存在一些缺点。但从总体上看，数字延迟锁相环要比模拟 延迟锁相环更能胜任在高性能芯片上的工作。因此，数字延迟锁相环也越来越成为高频 时钟产生和同步电路设计的首选。 2 3 电荷泵延迟锁相环电路的基本结构 如图2 5 所示的电路结构是一个电荷泵延迟锁相环电路【1 0 1 ，偏置生成电路把电荷泵 产生的电压转换成一对互补的控制电压。 图2 5 电荷泵延迟锁相环电路结构 假设经过压控延迟线( c c d l ) 后，反馈信号h 的相移相对于参考信号f 佗涎迟n f 他f ， 其中，n 为正整数，k 沩参考信号的周期。因为整数倍的相移其实相当于零相移，所以， 鉴相器( p d ) 可以驱动整个负反馈环路，使输入和输出之间的相移最后稳定为n t r c f ( n 常取 为1 ) 。如果两者相移小于i l t 陀f ，那么，鉴相器的输出d n 有效，调整控制电压v c m ，使压 控延迟线的延迟向增大的方向变化；如果两者相移大于n t r e f ，那么，鉴相器的输出u p 有效，调整控制电压v c 臼i ，使压控延迟线的延迟向减小的方向变化。由于电路闭环工作， 环境和工艺的影响会通过电路本身的调整而消除，所以结果将不受外界和工艺本身的影 响。 假设压控延迟线的阶数是k 阶，即是由k 级延迟模块串接而成，那么当整个环路锁定 的时候，输入和输出之间的相位延迟为n k f ，而各级延迟模块之间的相位延迟为t l t r e f k 。 如果取1 1 - 4 ，k ：8 ，那么可以得到单个延迟模块的延迟为t 托f 2 ，即通过该延迟模块后所 第二章延迟锁相技术 9 得的延迟信号的边沿将对准输入信号相应周期的中央位置，这作为数据的采样边沿位置 将是最佳的。延迟模块之间的失配将限制此延迟值的精度。 相对于一般的锁相环，d l l 有两个突出的优点： 1 ) 对于压控振荡器w o o ) ，它的输出频率和输入控制电压成正比，它的传输函数包 含一个极点：h ( s ) = k i s ；对于压控延迟线w c d l ) ，它的输出相位和输入控制电压成正 比，它的传输函数是个常数：h ( s ) - - k 2 。所以，对于一阶的低通滤波器( l p f ) ，基于压控 延迟线的锁相环的系统传输函数为一阶方程。这相对于二阶系统，关于增益、带宽和稳 定性的考虑将更加容易。 2 ) 更小的相位抖动，相位抖动是锁相环一个很重要的指标，电路的噪声是引起这种 抖动的原因之一。输入压控振荡器的噪声会通过本身再生而输出，而输入压控延迟线的 噪声会通过延迟线消失，因而相位抖动会得到改善。 2 3 1 压控延迟线的实现 压控延迟线( v c d l ) 是由k 级延迟模块串接而成。如图2 6 所示。在m o s i 艺中，压 控延迟单元有两种结构： 图2 6 压控延迟线 1 ) 电容性调节方式，如图2 7 所示。电容c 固定，晶体管m n l 的栅极由电压v 硎控制， 相当于一个可控电阻，可以调节从节点x 看入的等效电容，通过改变等效电容值来改变 延迟。这种结构的输入和输出之间的线性度较差，调节范围较小。 2 ) 电阻性调节方式，如图2 8 所示。晶体管m n 2 和m p 2 的栅极分别由电压v n b b ，和v p b b 控制，也相当于可控电阻，通过调节充放电电流来改变延迟。这种结构的线性度好，调 节范围较大。 1 0 多相位延迟锁相环研究与设计 工 v 0 u t 图2 7 电容性调节方式 2 3 2 鉴相器 图2 8 电阻性调节方式 图2 9 是数字鉴相鉴频器的基本框图。由两个边沿触发、带复位d 触发器组成，触 发器数据端都接高电平，时钟端分别接参考时钟f 佗羽反馈时钟f r b 。如果f 陀f 和f r b 的起始 值都为0 ，且f r c f 由低变高，则u p 输出高电平。接着f r b 也由低变高，于是d n 也输出高电 平，则与门使两个触发器复位。可以看出，u p 或d n 有效的时间正比于两输入信号相位 差的大小。最后用鉴相器产生的u p 和d n 信号去控制电荷泵对滤波电容的充放电，以产 生控制电压v c t d 。 2 3 3 电荷泵电路 图2 9 鉴频鉴相器 电荷泵电路( c h a r g ep u m p ) 如图2 1 0 ，当图中某一个电流源被连接到电容c 上，将通 过上下两个匹配的开关电流源对电容c 充放电。输出的电压v 训等于电容上的电压值。这 个电路有三个状态。如果u p = d n = 0 ，那么开关s l 和s 2 都断开，v c n l 保持不变；如果u p c 第二章延迟锁相技术 为高而d n 为低，贝j j l l 对电容c 充电；相反，若u p 为低d n 为高，n c 通过1 2 放电。因此， 如果参考时钟f 他超前反馈时钟f f b ，贝l j u p 连续产生脉冲，与不断升高。i l 和1 2 分别称为 上拉电流和下拉电流，它们的额定值相等。 对于电荷泵电路，有两个重要的参数：漏电流和不匹配电流。漏电流是指当上下电 流源都关闭的时候对电容c 的充放电电流，由m o s 晶体管的漏电流决定。不匹配电流是 指当上下电流源都打开的时候，对电容c 的充放电电流，由上下电流源的不匹配值决定。 这两个参数将影响v 硎的稳定性。通过模拟得到漏电流的值在1 p a 数量级，而不匹配电 流的值在l u a 数量级，所以不匹配电流对v 硎的影响更大。 d n 2 3 4 滤波器 图2 1 0 电荷泵电路原理图 任何锁相环电路都离不开滤波器。滤波器在锁相环电路中起着减小噪声和控制带宽 的重要作用。由于d l l 电路的输出时钟直接取自输入时钟的延迟，所以对d l l 电路来说， 滤波器的实现比p l l 电路简单的多，最简单的d l l 滤波器数学模型仅仅需要一个极点。 所以，实际应用中一个r c 滤波器就可以很好的完成d l l 电路的滤波任务。 2 4 开环d l l 基本原理 按照环路结构的不同，d l l 电路又可分为开环d l l 和闭环d l “1 1 1 。开环d l l 没有反 馈回路，它使用内部延迟控制来为内部延迟( 如接收端输入延迟、内部缓冲延迟等) 建模， 称为s m d 模式( s y n c h r o n o u sm i r r o rd e l a y ) ，s m d 基本结构如图2 1l 所示，它包含时钟输 入b u 跪“延迟为t d l ) 、时钟驱动( 延迟为t d 2 ) 、镜像延迟线( 含时钟输入b u f f e r 和时钟驱动的 镜像，因此总延迟为t s k 衍= t d l 地) 和两条延迟线( 一条测量延迟线和一条可变延迟线) 。 1 2 多相位延迟锁相环研究与设计 s m d 电路工作原理是： 1 ) 激活s m d 后，第一个时钟信号输入s m d ； 2 ) 当第二个时钟信号通过s m d 入口处的输入b u f f e r 时，第一个时钟信号已经通过输 入b u f f e r 、镜像延迟线和测量延迟线( 延迟t c i 【t s k j ，测量延迟线纪录的延迟时间 乜。麟= t 吐- t 。k 州将决定可变延迟线的延迟时间t 、臂，并且有t v 矿= t m 嘲： 3 ) 第二个时钟信号从输入b u f f e r 输出后将直接进入可变延迟线，并最终输入时钟驱 动。从第一个时钟信号到第二个时钟信号到时钟驱动输出的总延迟为公式( 2 5 ) ： 乞1 + 脚+ ( 屯一咖) + ( k 一气咖) + 乙2 = 2 么 ( 2 - 5 ) 即s 旧模式的补偿锁定时间为两个时钟周期，第二个时钟信号从输入b u f f e r 至l j 最后 输出，完成同步补偿。总延迟见公式( 2 6 ) ： 岛l + ( k k 。) + 岛2 = t a , ( 2 - 6 ) 在基本原理不变的情况下，对s m d 的改进也不少，主要是取消镜像延迟线的d i r e c t s m d 和取消测量延迟线的o p e n 1 0 0 ps m d 1 2 】【1 3 】。由于没有反馈信号，电路可以在一两个 时钟周期后跟上外部时钟。但是考虑到实际环境下的温度、电压的剧烈变化，这种跟随 速度实在太慢了。 i n p u t b u f f e r d u m m y c l o c k d r i v e r d u m m y 图2 1 1 开环d l l ( s m d 模式) 结构图 2 5 闭环d l l 基本原理 c l o c k d r i v e r 图2 1 2 是闭环d l l ，与p l l j i z 常类似，也包括鉴相器相位比较器、环路滤波器， 唯一的区别是d l l 用延迟线( d e l a yl i n e ) 代替了p l l 的v c o 来产生输出时钟信号。d l l 基 本补偿原理是通过改变延迟线中的负载，使反馈时钟信号的相位锁定参考输入时钟信号 的相位，基本工作原理如下： 1 ) 参考时钟没有时钟分布负载，偏移较小，作为基准信号； 第二章延迟锁相技术 1 3 2 ) 反馈时钟引自时钟分布负载很重的时钟分布网络，未补偿前偏移较大； 3 ) 将两个时钟信号输入时钟补偿电路的相位比较器( p c ) ，并将比较输入结果输入补 偿电路的控制电路； 4 ) 控制电路改变可变延迟线中的延时负载，以达到调节输出时钟信号相位的目的； 5 ) 补偿输入信号经过放大驱动，送入时钟分布网络； 6 ) 反复调节可变延迟线的输出信号相位，最终当反馈时钟信号和参考时钟信号同步 时，补偿锁定完成； 图2 1 2 闭环d l l 结构图 在d l l 工作期间，闭环模式将延迟时间存入寄存器，通过比较内部时钟和外部时钟 的相位差不断更新延时的增减，从而操纵寄存器移位，指示出延迟线的起始点。相位比 较器比较内外时钟的差别，确定延迟的增减，然后向左或向右移动寄存器【1 4 】一位。寄存 器两端各有一个o 和l 输入端，而寄存器中必然有一个0 ，l 交界的位置，这就是延迟线的 起始端。由于有了反馈回路，闭环d l l 及时地跟踪外部时钟变化。然而这种闭环结构虽 然可以准确地定位时钟，却要经历好几个循环才能进入锁定状态，需要进一步的改进来 缩短进入锁定状态消耗的时间。移位寄存器始终处在动态调节过程中【1 5 1 ，频繁地调节延 迟线中延迟单元的个数不仅要求大型复杂的状态机，同时也会给时钟网络带来大量的噪 声。 2 6 本章小结 本章首先概述了锁相环与延迟锁相环的基本原理，在此基础上分析了经典的延迟锁 相环一电荷泵延迟锁相环。通过对模拟延迟锁相环和数字延迟锁相环进行比较，发现数 字延迟锁相环的锁定时间、可移植性、稳定性、功耗上都要优于模拟延迟锁相环。最后 着重介绍了延迟锁相环d l l 的两种类型：闭环d l l 和开环d l l 。 第三章全数字锁相环总体结构 1 5 第三章全数字锁相环总体结构 在微处理器中，芯片上时钟的分布质量变得越来越重要。时钟延时和时钟相位偏差 已成为影响系统性能的重要因素。而运用传统的时钟网络控制时钟相位偏移变得十分困 难，渐渐难于满足苛刻的系统时序要求。因此，有必要在芯片内构架锁相环单元，提供 先进的时钟管理。但是根据上文所介绍的情况，传统的p l l 电路和d l l 电路中都不可 避免的使用到了大量的模拟器件，如电阻和电容等。模拟器件的存在不但降低了电路的 可重用性，而且增加了设计过程的难度，更重要的是，在数字电路中，其工作翻转过程 中产生的电源、衬底噪声将对模拟电路的工作性能产生很大的影响，不仅限制芯片的最 高运行频率，还会减少系统的容差性能。 本文设计的全数字延迟锁相环，在输入时钟信号不变的前提下，仅需要一次调整过 程，便可以实现对输入时钟的复制，完成系统锁定。锁定时间短，噪声不会积累，抗干 扰性好。 3 1 全数字锁相环的整体结构 全数字锁相环的系统结构如图3 1 所示，包括时钟相位同步电路、时钟移相电路、 时钟分频电路、占空比调节电路、倍频电路。输入时钟信号( c l ki n ) 被传送到系统内 部的所有需要触发时钟的寄存器，同时也被反馈回c l kf b 端。时钟相位同步电路中 的控制逻辑电路对c l ki n 和反馈时钟c