（微电子学与固体电子学专业论文）混合式逻辑内建自测试研究.pdf

东南人学颤卜学位论义 摘要 传统的自动测试漫备( a t e ) 已经不能满足大规模集成电路测试的需求，芯片内建自测 试( b s t ) 已经逐步运刚剑芯片测试中。为了推动逻辑的b i s t 在i 业中的麻川，研究逻辑 b i s 、具有重要意义。 本文以提高逻辑b i s t 的测试质量即提高故障覆盖率、减少测试硬件开销和测试时间为 目的对混合式b i s t 中的测试生成和线性相关性展开研究。本文首先介绍了b i s t 的结构原 理、洲试生成的方法帚在逻辑测试中的应刖方法。然后针对混合式b i s t 中研究的难点 确定性测试矢量生成，进：f y i t q 论。然后提山了l f s r 直接产生法和其测试生成结构并针对映 射法、重置种子法提出了静态矢量压缩和确定性矢量串连两个优化算法和结构。实验表明新 的方法和结构较为显著的提高了混合式b i s t 的测试生成的质量。 接着本文讨论了影响混合式b i s t 测试质量的线性相关性的产生机理，分别提出了针对 基丁- 一维l f s r 的测试生成结构的相关 生检测方法和步骤以及：维t p g 中移相器设计的算法 和步骤。实验结果显示所提 l j 的检测测试生成中的矢量和结构相关- 眭的方法是有效的，对| 提高故障覆盖率和提高测试效率具有重要作用。 最月j 奉文提出在逻辑的混合式b i s t 的今厉的研究方向并展望了其在集成电路测试中 的麻川前景。 关键词：混合式内建白测试集成电路测试 东南人学坝l j 学位论义 a b s t r a c t a st h ec o m p l e x i t yo fv l s lc i r c u i t si n c r e a s i n g ，t e s t i n gc o s ti sb e c o m i n gt h em o s t s i g n i f i c a n tf a c t o ri nt h eo v e r a l li cm a n u f a c t u r i n gc o s t t h ec o n v e n t i o n a la u t ot e s t e q u i p m e n t sc a nn o tm e e tt h ed e m a n do fa t s p e e dt e s t i n go ft h ec o m p l e xc i r c u i t s t o p r o m o t et h ea p p l i c a t i o no fl o g i cb i s ti nt h ei ci n d u s t r y , t h i st h e s i sa d d r e s so ns u c h w o r kt h a td e a l sw i t hl o g i cb i st - p a r t i c u l a r l yi nm i x e d m o d eb i s t t h ec o n t r i b u t i o no ft h i st h e s i si st w o f o l d f i r s t ，w ei n v e s t i g a t et h et e s tp a t t e r n g e n e r a t o ro fm i x e d m o d eb i s t , s t a r t i n gd i r e c t l yf r o mh o wt og e n e r a t et h ed e t e r m i n e p a t t e r n sw i t hl f s ro ro t h e rc i r c u i t s w eh a v ed e v e l o p e df o rt h i sp u r p o s ean o v e lt e s t s t r u c t u r ea n dt w oi m p r o v e dt e s tg e n e r a t i o na l g o r i t h mf o rm a p p i n gl o g i ca n dr e s e e d i n g o fm u l t i p l e p o l y n o m i a ll f s r t h ee x p e r i m e n t a lr e s u l t sd e m o n s t r a t et h eu s e f u l n e s so f t h eo u rn o v e lt e s tg e n e r a t i o nm e t h o di ni m p r o v i n gt h ee f f i c i e n c yo fm i x e d m o d et e s t g e n e r a t o r s t h es e c o n dp a r to ft h et h e s i sc o n c e n t r a t e so nt h em e c h a n i s mo fl i n e a r d e p e n d e n c ei nb i s tt oi m p r o v et h ef a u l tc o v e r a g ei nm i x e d m o d eb i s t ，w ep r o p o s e an e wm e t h o dt oc h e c kt h el i n e a rd e p e n d e n c ei nt p ga n ds c a nc h a i n sa n dn e w a l g o r i t h mt od e s i g np h a s es h i f t e r si nt w od i m e n s i o n a lt e s tp a t t e mg e n e r a t o r s t h e e x p e r i m e n tr e s u l t ss h o wt h ef e a s i b i l i t ya n de f f i c i e n c yo f t h ep r o p o s e dt e c h n i q u e k e y w o r d s ：m i x e d m o d e ，b u i l t - i ns e l f - t e s t ，i n t e g r a t e dc i r c u i t ，t e s t 学位论文独创性声明 6 9 4 4 4 2 本人声明：所呈交的学位论文是我个人在导师指导下进行的研究工作及取得 的研究成果。尽我所知，除了文中特别加以标注和致谢的地方外，沦文中不包含 其他人已经发表或撰写过的研究成果，也不包含为获得东南大学或其他教育机构 的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均 已在论文中作了明确的说明并表示了谢意。 签名：型逾盔同期：丝塑窆 关于学位论文使用授权的说明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交的学 位论文的复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本 人电子文档的内容和纸质论文的内容相一致。除在保密期内的保密论文外，允许 论文被查询和借阅，可以公布( 包括刊登) 论文的全部或部分内容。论文的公布 ( 包括刊登) 授权东南大学研究生院办理。 签名：乏2 童鱼量鲁师签名：r i 期：避：i ：矽 东南人学坝i + 学位论义 第一章绪论 1 1 集成电路测试的重要性和研究的重要。眭 测试贳串r 集j j 兑电路制造的各个阶段，从流片之前对设计原型测试，到生产过程中晶 倒的测试，封装后芯片的测试，直到用户方的接收测试( i n c o m i n gl e s t ) ，其目的在丁尽可 能早的把有故障发现出来，将有缺陷的芯片检测出来。这是因为故障芯片每逃过一个阶段的 检测那么f 个阶段将故障检测出米的费j _ | 将是上一个阶段的5 一l o 倍；另方面的原 闪是只有经过有效测试的芯片才能上市，产品上市时间对企业来说至关重要，研究结果表明 产品上市晚二个月，利润减少1 0 上市晚六个， j j ，利润将减少3 3 “；。由此可见有效的测 试能显著降低芯片的成本。 集成电路测试现在面临着一个严峻的挑战，即每个晶体管的制造成本呈持续r 降的趋 势，而每个晶体管的测试成本却基本保持不变。因而测试成本将很快超过其制造成本。原因 搬简单，闪为自动化测试设备( a t e ) 工= 业要跟上摩尔定律所预期的芯片发展速度非常幽难而 且先进的测试设备的价格非常昂贵使得测试成本居高不下。 如何降低测试成本减少芯片投入市场的时间，集成电路测试技术的研究有其至关重 要的地何。要降低测试成本就必须在改计过程中考虑电路的可测性，使得设计成为可测性设 计。住设计过牲中增加测试电路米降低芯片测试雕度的可测性设计技术，能显著提高测试的 故障覆盖率，缩短芯片的测试时间，降低测试对a t e 设备的依赖，所以成为解决集成电路测 试难题的唯一山路。”。 1 2 内建自测试( b i s t ) 技术开始成为主流 在集成电路测试领域，边界扫描设计从7 0 年代诞生以来已经是很普遍的了。但是随着 干万以上的芯片设计增多午| l 深砸微米系统级芯片( s o c ) 的种类持续增多嗣l 设计规模不断增 人继续采j | ja r p g 久鼙扫描设计的代价是必须处理数白万个测试欠苗，这就超过j 目前臼动 测试设备( a t e ) 的速度和存储能力。如果继续川相对落后的a t e 进行片外测试就会冈降低错 误帝找敛率而降低产鼎质鼙或增加测试时间而加人单位成本。另外，深砸微米j c 中存扫： 的动态火效结构只能_ 【 1 r 常快的测试方法才能检测刨，由丁a t e 使州甲- o j 、r 导体l ：艺制造， 所以无法跟【i 最新i c 较高的时钟j ! i | 率。冈此人”j 扦发了一种新的d f t 技术，称为内建 j 洲 东南人学硕1 学位论艾 试( b i s t ) 技术。b i s t 开始成为v l s i 测试的一个最具前景的解决方法，并且使得新一代低成 本测试仪开始走向市场。这样人幅度削减测试的成本，同时提高故障覆盖率。 b i s t 不是在a t e 系统中存储测试模式，而是将一个测试矢量生成电路平一个响应分析 电路加在被测电路( c u t ) 中，测试久量生成电路会产生大量测试激励信号，并将其应片j t - c u t 中，响应分析电路就i l j 来对c u t 的响应进行评i 9 1 4 。与a t e 不同，b i s t 的性能不受负载板或 测试头电气特性的限制。b i s t 一直州丁- 片上存储器结构，但随着逻辑模块越米越复杂速度 越来越快，b i s t 也成为逻辑模块必须遵循的要求。逻辑模块的内部频率对外置测试仪频率 要求太高，同时也太复杂，不能把所有信号引出，这些因素都驱使逻辑b i r s t 成为需要。 逻辑g i s t 通过在芯片内部集成测试欠量生成电路和测试响麻比较电路，使得芯片的测 试变得快速、高敛。b i s t 同时可以降低测试对白动测试设备( a u t o m a t i ct e s t i n ge q u i p m e n t ， a t e ) 住性能雨i 成本上的要求：具有支持a t s p e e d 测试平层次化测试的优点：并且有助r 保 护i p 核的知识产权，目前已逐步得剑了广泛的应用“和少数e d al 具的支持 1 ，3 课题研究的主要工作 随机逻辑b i s t | 同为故障覆盖率不能到达l - 业要求，还不能直接应_ 【 j 到i 业中，还需要 外部测试机再加载1 些确定性矢量来达到完全故障覆盖。混合式b i s t 的提出就是要实现寅 止的内建门测试。本课题的研究内容是逻辑b i s t 中为提高故障覆盖率而提出的混合式 b s t 。逻辑b i s t 中各种测试结构的区别在r 测试生成器的不同，而被测电路本身一般不加 以改动。混合式b 1 s t 婴达剑高故障覆盖率，必须具有生成确定性久量的测试生成结构并且 耍球姑克服久鞋的线性相芙性提高测试欠量的效率。本文抓住混合式逻辑b i s t 的关键两 个问题：测试久嚣生成器的结构干其线性相关性，对其进行探讨利研究。在测试生成结构的 研究中提出了一种新的测试生成结构肝对映射法和重置种子法的提出了新的优化算法，在硬 件开销利测试时间上进步完辞r 混合b i s t ；研究以l f s r 和扫描链为基础的测试结构的 线性相关性时提出了相关性检测算法和一维测试生成结构中移相器的设计方法。实验数据晓 f 刿，新的算法年设计方法对丁提高故障覆盖率 l f 增强测试效率足很有效的。 1 4 论文结构 奉文n 重点址讨论了混台b i s l 、方法的婵沦、优化、庸h | ，曰外作为基础知识，奉史 东南人学颇| ：学位论史 也介纠了逻辑b i s t 的基本概念。沦文整个结构如r ：第一二章介纠了集成电路测试的基本方 法，并重点概述了b i s t 的基本结构和麻片j 方法。第三章介害i 了有关混合式b i s t 的概念，并 提出了混合式b i s t 的研究内容。第四章详细讨论r 混合式测试向量的生成技术：l f s r 直接 产生确定性久量法，映射法和重置种子法并提出新的结构和优化岸法。第无章详细讨论了 b i s t 中存在的线性相关性对测试的影响，提出了克服单扫描链结构中线- l 生相关性的方法和 多扫描链坌占构中移相器的新的设计方法。第八章作了全文的总结，升提出了今后要继续从事 的研究方向。 东南人学坝i j 学位论义 第二章内建自测试概述 测试已经成为电子系统，电路板和v l s l 芯片生产过稃中一个重要的问题尽管测试需要 花赞人耸成本，但最终它是一个重要的显著降低总成本的环节。集成电路的材料成本- 与总成 本的比例是很低的，而测试和修复的故障的代价是制造成本的l o 倍以上”】。所以研究测试， 改进测试方法有其极其重要的地位。 对于高可靠性的数字系统，测试必须迅速且有效。自测试( s e lf - l e s t ) 便成为一种行之 有效的测试手段。数字系统涉及剑一系列层次化的部分一一芯片、电路板、机箱等等。住最 高的层次，也就是u r 能包含整个系统它是由软件来控制的。白测试可以在软件中执行。虽 然住系统级中纯粹的软什白测试可以满足系统级的要求，但它也有许多不利的因素。网为 它必须测试没有经过d f t 的部分，所以它的测试效果可能会比较差。另外，一个好的测试软 什，它的妖度可能会很妖，速度比较慢，并且升级的代价比较昂贵。一种比较受欢迎的方法 是b 1 s t ，也就是说，测试由硬件本身米执行。当由硬件来进行自测试时，它不仅具有迅速 有效的特点，并且可以进行层次化测试也就是说，在一个精心设计的测试方案中，同样一 个硬件设备可以测试芯片、电路板和系统。这样，节省成本的好处不仅体现在芯片级上，在 系统级中，它1 7 省的成本也是竹常可观的。并且，b i s t 可以解决很多其他的测试问题。 为随机逻辑b i s t 仍然是基丁扫描的测试所以本章首先介纠基r 扫描的 测试方法然后介鲥b l s f 的结构和应用。 2 1 基于扫描的测试方法 宝h 合电路的测试欠鼙生成可以通过组台a t p g 算法来得剑高效的测试欠量集，然而对丁 时序电路来说时序a t p g 算法就显得力不从心了，这是由t - 时序电路中人量的寄存器单元的 输出o 它前个状态的输入彳丁天，这使得时序电路内部1 ，点的可控制性和可观测性变得1 r 常 筹，要测试个故障首先要州人耸的测试欠量把寄存器配置成相麻的状态。随着集成电路规 模的扩人卡b , i 序逻辑数目的增加，依靠时序a t p g 方法来进行测试欠鼙生成所需要的时间将 变得小可忍受，同时也会导致故障模拟，故障分析。测试设备相关费川的增加。一个很 f 】然的想法就是把时序逻辑转化为绷合逻辑然后阿进i j 测试，人堵生成。 j 描洲测试i 殳计的基本思想就是在测试模式p 把时序逻辑中的寄存器单元首尾相连形 成 j 揣链，每个扫描单元的状态可以通过从扫描输入端串 j ：输入数据米确定，十j 描单元也i _ 4 东南大学坝卜学位论文 以h 米捕获电路内部侮点的逻辑值并通过扫描输出端米观测。扫描可测性设计的电路示意幽 如图2 1 所示。 p r i m a r y i n p u l 图2 i 扫描可测性设汁电路示意图 ) 鬻 h 描链相当r 把每个寄存器在测试模式下转化为待测电路的“伪”基本输入和“伪” 基本输 上i 端l ，扫描寄存器的输入输出与待测电路的基本输入输出端有相同的可控制性和可 观测性，人人提高了待测电路内部盯点的可控制性利可观测性，扫描链消除了待测电路内部 的时序逻辑，可以通过组合a t p ( ；方法来生成高效的测试矢量，降低电路的测试费h j 。 2 1 1 扫描测试的流程 全扫描町测性设计方法把殴计中所有的时序单元都替换成扫描单元并把它们组成扫描 链，刘丁没被替换的时序单元或没有被包含在扫描链中的扫描单元来说，在测试模式f 它们 的输山作为不定态处理l 。全扫描可测性设计电路的测试流程总体上分为以l ： e j x 1 互 二( 二二_ 磊丙忑l a j 1赫而忑丽i 需i j 舶输 测试毓捕披川刺 ，i 恤狮 硼匝川咀z1 j 输m 删试向量】的删试州 图22m u l t i p l e x e df l i p - - f l o p 描方式测试流胖 在测试之前前先璎初始化待测i u 路，使待洲电路达剑个可测状态，比i i z i 串 r j 描输 5 东南人学坝i j 学位论文 入之前首先控制所有寄存器的置位端和复位端米保证扫入数据的有效性；s c a n - - e n a b l e 信 号置何把扫描单元连成扫描链：待测电路内部存储器的初始化；对丁包括边界扫描的电路， 首先通过t a p 控制器使边界扫描逻辑不影响芯片的钡0 试等等，初始化为测试矢量的扫 描输入做女r 了准备煳22 中不包括待测电路的初始化阶段。 测试父量的扫描输入是在t e s t c l k 时钟的上升沿或卜降沿把s c a n i n 输入端的数据锁 存剑扫描单元中，同时扫描链内部的扫描单元锁存它们上一级扫描单元的数据，经过扫描链 欧度的t e s t c l k 时钟周期，扫描链中所有扫描单元的状态都为确定值。测试久量串行扫描输 入是测试过科中最耗时的阶段“，可以用插入多条扫描链的方法来减少扫描输入的时间，在 包含多扫描链的待测电路中，扫描输入所需的t e s t c i k 周j l j 等于最长扫描链的长度。图2 2 所示的时序图表明待测电路中有一条长度为3 的扫描链，在扫描输入的过程中s c a n - - e n a b l e 信号要保持为高电平，待测电路的其它基本输入端口不加载数据。 串行扫描输入完成之后是在待测电路的基本输入端并行加载测试欠晕，如果测试电路的 s c a n i n 端口是与其它功能端口复朋的，s c a n i n 端口也要加载测试矢量，此时s c a n e n a b l e 信号变为低电平，并行加载测试矢量的时间在幽2 2 中捕获周期的一开始。 并行加载完测试欠量之后要捕获电路的响应和划望值进行比较来判断电路中有无故障， 住捕获周期s c a ne n a b e 信号一直保持低电平。捕获测试响应包括两方面：检测待测l 乜路 输m 端的数据触发i e s t c l k 时钟米捕获【乜路l j j 部竹点数据。在捕获周划完成之后s c a n e n a b l e 信号重新置为高电平，进行f 一个测试矢量的串行扫描输入，同时扫描输出上一个 测试欠量捕获的数据并与期望值进行比较。周而复始，直剑待测电路通过所有测试矢量或检 测出故障。 22 内建自测试的概念( b i s t ) 仵考虑b i s t 概念时，我们必须看一一fb i s t 的基本结构和它的层次化的应用，然后我 们会集中剑b 1 s i 的两个特殊方而：测试久革生成禾i 响应分析。 2 2 1bj s t 结构 基本的b i s l 结构要求在埂忭系统中增加二个倾仆模块：测试久鼙生成器、测试响廊分 折器年测试控制器“。测试父鼙生成器的例子有存贮测试欠草的r o m 、计数器利线性穆f t 反 馈寄存器( i i n e a rf e e d b a c ks h i f tr e g is t e r i , f s r ) 。一个典州的测试响戍分析器足贮存响 6 东南人学坝| 学位论义 麻的比较器或将l f s r 作为特征分析器。控制模块必须激活测试并对测试的响应进行分析。 然而，通常来说，很多与测试相关的功能可以由测试管理器( 或测试控制器) 电路来执行。考 虑如f 一个b i s t 层次化应用的概念。系统有一块电路板构成，每块电路扳可能由一些v l s i 芯片。图2 3 显示了这样一个系统。系统级的测试管理器可以同时激活所有电路板的自测试。 每块l b 路扳上的测试管理器依次激活每块芯片的自测试。芯片上的测试管理器负责执行芯片 | 身的白测试，然后将结果( 无故障或有故障) 传输至电路板上的测试管理器。电路板上的测 试管理器收集所有芯片的结果并将它们传输至系统的测试管理器。使用这些结果，系统的测 试管埋器就可将有故障的芯片和电路板分离开。 固23b i s t 层次化结构 这个诊断过稃的有效性依赖丁廊用丁芯片的白测试是否全面。这样故障覆盖率是b i s t 设计的一个上要问题。另外些重要问题是面积开销和它对芯片产量的影响为了测试而增 加的管脚嗣l 对性能的影响。 科一芯片级，b i s t 涉及剑将测试久餐应川纠铍测试的逻辑并观测相庇的响应。通常测试 l 稗师会修故芯片的逻辑，使j l j 一些d f t 技术如扫描这样寄存器与触发器可以独立1 i 电路 的绢台逻辑而被控制。通常但不是仝部，被测试电路( c ir c u i tm l d e rt e s t ，c u t ) 包含组合 l u 路。然而，逻辑可能会扯测试久 l j ：q i 成器jc u t ，c u t 与输山响应分析器之间插入如 23 - j - , 阴影部分所刁 。 东南大学坝j 学位论文 223 测试矢量产生 我们现在讨论b i s t 测试欠量类犁，获取它h j 的方法和相关故障覆盖率的问题。不同的 b i s t 方法有与此相关的不i 司类型的测试矢量。 1 存贮测试父封 存贮测试久量b i s t 可以州程序或微程序，典型的存贮在r o m 中，米完成硬什测试的功 能。这种技术有成功的应用，但它们不是我们这儿讨论的重点。另外一种技术，我 j 使用传 统的白动测试欠揖生成( a u t o m a t i ct e s tp a t t e r ng e n e r a t i o n ，a t p g ) 来产生测试矢量。我 们把测试欠茸存贮在芯片或电路板上，当b i s t 被激活时将它们应t 【i j 到c u t 中，井把c u t 的 输出响戍与颁先存贮相虑的响应相比较。由于存贮数据相当巨人，这种技术只能应用于1 f 常 有限的场合中。这些包括测试结构逻辑和检查不能由其他b i s t 技术操作的少部分故障。一 般地，虽然存贮测试矢量b i s t 能提供极好的故障覆盖率，但由于它巨大的面积开销其应_ l j 是非常有限的。 2 穷举或伪穷举测试久昔 穷半测试矢量b i s t 消除了测试灭量生成的步骤开可达到很高的故障覆盖率。对于一个 7 输入的组合逻辑，我们将所有可能的2 ”输入矢量应用于这个模块。e 口使时钟频率1 f 常高， 对丁输入一大f2 5 的电路，将这些测试矢量全部输入的时间可能会使穷举测试欠量b i s t 不能府_ l jr 实际。这样我们必须将逻辑分割成更小的，并可能会重叠的小 二7 个输入的模块。 这种方法就称为伪穷举测试矢量b i s i1 ”。 穷举或伪穷半方法的故障覆盖率接近1 0 0 ，如果设计正常的话，不需要故障模拟便可 达到这个故障覆盖率。穷举测试可以检有所有的可测性故障，而不会在每个模块中诱发时序 逻辑。对电路进行较人的分刊可能需要报人的代价，并且l 卅分削所需增加的硬什将会菲常昂 贵。如果增加的硬件不可能避免在天键时序路径上的爵可能还会影响电路的性能。我们可 以通过选择合适的n 个输入的模块井使它可以进行并行测试，测试时间将可以变得较为合 理。 【： 1 伪随机洲试久量 与其他的方法相比较，伪随机测试欠埴b i s t 可能需要较k 的测试时间斤需要通过故障 模拟米估计故障覆盖率。然而，这种灭昔类掣与前面提剑的尖鼙相比，它的_ | i 哇| 什开销比较小， 也不需要增加很多的设计。在伪随机久蛙中，每个比特变成0 或l 的可能性部近似相等( 相 天的统计原理这儿就不详细讨论，) 。典型的父彗数量住1 0 至1 0 7 之间，也与电路的可测t 降 1 故障覆薷率的要求有戈。 n 我们口前讨论的测试，人蛙类刑r - ，穷毕午伪随机是最常川的。将穷举父培j 、vh jrv l ，s 】 r 东南人学坝j j 学位论义 电路的一部分是比较直接的，而应州伪随机欠耸会更复杂一点。土要有如r 相关的问题：1 ) 我 j 如何决定应用的伪随机矢肇的数量? 2 ) 我们如何估计故障覆盖率? 3 ) 我们如何处理 剩余的没发现的故障，通常是难测的( h a r d t o d e t e c t ) 和抗随机矢量 ( r a n d o m p a t t e r n r e s i s t a n t ) 故障。 研究显示我们可以估计伪随机测试矢苗的数鼙，根据基丁所需故障覆盖率要求的电路 信息，或另一方面即难测故障或电路可测性。测试矢鼙的数量可能会相当巨人：l ，0 0 0 ，0 0 0 也不是不常j ! l 。对丁将如此巨人的测试久埴进行准确的故障模拟，发腱种快速的故障模拟 技术是十分必要的。对丁组合电路，并行测试欠茸单故障传输( p a r a l l e l p a t t e r n s in g e f a u tp r o p a g a t i o n ，p p s f p ) 就是这样一种技术。 如果测试k 度太睦以至于不能实朋( 超过几百万个欠鼙) ，我们可以用另外的方法来处 理一些雉测故障。一种方法就是采用能检查这些样故障的由a t p g 产生的确定性矢量，另一 种是修改组合逻辑来改善可测性。 4 权重的伪随机测试欠鼙 介于伪随机矢量和存贮测试欠餐b i s t 之间，权重的伪随机测试矢量b i s t 对丁处理难 测故障是十分有效的。在伪随机测试中，每个输入成为0 或1 的概率是t 2 。在权重的伪随 机测试中这个概率或说输入权照町蚍不同。权重的伪随机测试的关键是使每个输入比特的 概率不同，这样可以使雉测故障易丁i 山现【l i o 一种方法是使用软件，基j ：分析难测故障的概 率米确定单权重或烈权重。另种方法是在a t p g 系统的帮劫f ，采川启发式的权重的伪随 机久苗生成方法。权重可以由逻辑来生成，也可以由存贮在芯片上的r o m 来生成。采用这些 技术，研究人员可以获得超过9 8 的故障覆盖率，这与确定性测试矢量的故障覆盖率一致。 b i s t 测试久罐由不同的硬件结构产牛，如表2 1 的左半部分。对于j 穷举，伪穷举和伪 随机久量最常崩的方法是由l f s r 来产生。并且在研究低功耗b i s t 中，改变l f s r 的结构也 是种行之有效的方法。另种矢量生成器是单元自动机“，其中每个单元，由一个触发器 用l 一些j 构成只与它的相邻单元相连接。这种测试灭簧生成器的优点是连线只存在丁单元 与单兀之间，并且它比l f s r 产生的欠量更具有随机性。 表2 1b l s t 中使用的硬件结构 测试欠精生成器响应比较器 r o m l f s r r o m 干比较逻辑 l f s r m i s r 东南人学坝卜学位论义 单元白动 进制计数器 x o r 树 单元f j 动 层次计数器 x o r 树 注：左栏每个测试欠鼍生成器可以与右栏任一响麻分析器一起使用 研究人员现在关注一些新的技术来产生比伪随机技术更短的b i s t 测试矢量序列。他们 的方法是对丁采f l jl f s r 或单元自动的b i s t 进行一些特殊的设计。这些生成器产生包括一系 列确定性测试矢蕈的序列。 224 响应分析 表21 的右半部分显示一些硬件结构，我们可以用它来确定c u t 输出的有效性。非常 清楚，当我们使用测试矢量测试c o t 的时候，我们必须知道无故障的响应。对于一个给定特 定顺序的测试欠颦，我们可通过模拟c u t 米获得预知的响应及它” 的顺序。与存贮父量b i s t 类似，我w j 可以在芯片r o m 上存贮响应，但如果要取得实用价值，这种方案需要很大的面积 开销。另一种方窠压缩测试矢量和相应的无故障的响应，并在自测试时重新产生它们，对 丁一般的v i s t 电路，其实用价值也非常有限。 乃一种有散的方法将响麻缩减剑相专短的二进制序州称为特祉。对r 一组给定顺序的 测试久苗，经过模拟器模拟之后得到了一个响应序列几我们h 缩减函数f 产生一组欠鼙 c ( r 1 。我们希望c ( r ) 中比特的个数要远远小于斤的个数。我们在b i s t 中将缩减矢量存贮 n ：芯片内或芯片外我们使用缩减函数f 将c u t 的实际响应矿缩减成c ( r ) 。如果这两个 值相等，我们就以为c u t 是无故障的。 为_ r 使缩减具有实川价值函数c , y z , 须非常简单以可以在芯片上执行，缩减的响应必须足够 小，并且首先，有故障的c u t 不能被定义为无故障的。如果有故障的电路和无故障的电路产 t = e 了不同的响心但缩减响应序列是相等的，别名( a l i a s i n g ) 就出现了。当测试序列k 度或 c ( r 1 【f j 的比特数讨增加时，别名山现的概率廿指数f 降。对于特征方法，我们将线性电路 jl f s r 相综合米获得多输入线性移化反馈寄存器( m u ll i p l e i n p u t1 i n e a rf e e d b a c ks h i f t r e g js t e r m i s r ) ，它将输出序列从多输山c u t 上缩减。m s r 可以被看作进行守问缩减井叮 缩减c u t 的输出序列。 剑f 前为| ，最常_ l j 的缩减方法是特祉分析，_ l ji f s r 或m f s r 米实现。这些结十勾比较 弈易实现，f q 为他们j 以串仃扫描它们可以轻易地山外部设备读：u 米完成白测试。 0 东南人学坝j 1 学位论文 2 3 内建自测试的应用 由丁芯片引脚数日、测试数据、时钟频率的增人和集成了数字、模拟、存储器、r f 模 块的系统芯片的山现川外部的自动测试设备测试集成电路变的越来越难。b i s t 可以是我 们h 4 低价的测试设备米完成测试。 我仃j 常常将r o m 、r a m 、p l a 这类逻辑单元称为规则逻辑，而将其余的称为随机逻辑。存 储器的测试需要的测试欠量非常简单，测试激励可以通过存储或硬什电路很容易的生成。所 以 淡入式存储单元的b i s t 技术已经很成熟了并且广泛地应用在上业中。随机逻辑的b i s t 在l 业中的麻h 也逐渐增多，模拟和r f 模块的b i s t 已经出现。 23 1 随机逻辑的b i s t 首先，很多一般逻辑的b i s t 技术涉及到时间吲瘦仆的基本折衷结果。我们可很轻易地 通过b i s t 技术将这种折衷描述成两个种类：t e s t p e r c l o c k 和t e s t p e r s c a n 。在 t e s t p e r c l o c kb i s t 中我们在每一个时钟周划输入一个测试矢量并捕获一个响应。在 t e s gp e r s c a nb i s t 中，我们在每一个扫描周期中通过扫描输入一个测试矢昔并捕获一个 响应。个扫描周期是由若干个时钟周期组成，它将矢量串行移入扫描路径或将响应串行移 山扫描路径( 这石哪个路径长) 所需的时间再加上一个或多个正常的时钟周期。例如如果一 块包含有2 0 0 个边沿触发触发器的芯片有一条全扫描路径t e s t p e r s c a n 要求2 0 1 个时钟 周期将洲试欠鼙移入，并瞬时从前一个矢量观测响应一一大约比t e s t p e r c l o c k 方法慢2 0 0 倍。这晒种方法涉及剑截然不同的埂什皇吉构和折衷结果。 蚓2 5 a 显示了一个简单的t e s t p e r c l o c k 结构1 ，它采州l f s r 作为测试欠嚣生成器， 前州l f s r 作为响席比较器。图2 5 h 显示了另一种t e s t p e rc l o c k 结构，它采_ l j 一个l f s r 。个m i s r 平| | _ 。个移位寄存器。第一种结构适台穷举和伪随机测试，第一种结构适合伪穷举 或伪随机测试。注意到久茸生成器l f s r 只比串行移位寄存器的面积开销多一点，因为我们 从多_ l j 鹏个另外的) ( o rf j 。但枉电路的每个输出使用m i s r 需要在每个输出加x o r 结构，要 加上l f s r 的硬件。 东南人学坝i ：学位论史 。f s a s h i f t r e g i s t e r 研l i c u t 【 0 m l s r l l( b ) 图25t e s t p e r c l o c k 的b i s t 结构 比较而言，当我”在图2 6 a 中检奇t e s t p e r s c a n 结构时，我们发现在每个电路输入 的l f s r 和移位寄存器s r l 与图2 5 b 的等同。代表了在输出的m i s r 逻辑中，移位寄存器s r o 驱动了一个往一部分输山上的较短的m i s r 。这种结构节省了剩余输出卜- 的m i s r 的硬件开销， 但它在每个止常的时钟周期间必须将所有在s r o 捕获的输出移位至输出的m i s r 中。这样， 在测试时它要慢得多。对于一个使用一条串行扫描链的电路，我们可以使用图26 b 的结构 1 ，它使用与c u t 完全分离的矢量生成器l f s r 和响应l f s r 。 s t u m p s ( 使剧m i s r 和并行移位寄存序列生成器的白测试) 是一种t e s t p e r s c a n 方法， 它j j 多串行扫描路径进行伪随机测试。在这种方法中，l f s r 作为伪随机测试欠量生成器 ( p s e u d o r a n d o mt e s tp a l t e r ng e n e r a t o r ，p r t p g ) 将输入直接送入那编串行扫描路干 = = ，如图 2 6 c 所示，其中输入网络包含l f s r 剑扫描路径的连接。串行扫描链的输出与m i s r 的输入 相连接。假设l f s r 足外部x o r 类刑并州串行扫描链由l f s r 相邻比特直接输入。这样，扫 描链中第，何比特的值将会与它也边的串 j 手j 描链中第i i 位比特相等。 这样，这些比特是1 0 0 相) 乏联的，并且如果它们都输入一样的组合网络，从网络看出 的测试父鼙当然不是伪随机的并可能会降低故障覆盖率。一般说来b i s t 设计者必须1 f 常 注意这种相关性并尽是避免它。在s t u m p s 的例子中，图2 6 c 中的输入网络实际上是由x o r 树杜j 成的相位移位网络，它经过特别的殴计以避免串行扫描链的输入与被测试的逻辑的相关 性。s t u m p s 的b i s t 硬件开销由p r t p g ，输入网络和m i s r 构成。这种方法可以同时测试一块 芯片城多块芯片r 的同步外部逻辑，除嵌入式结构与r a m 平r o m 。 2 东南人学倾i j 学位论义 ( a ) p s e u d o r a n d o lt e s tp a t t e r ng o n b r r t o r i i ； 亨曰甲二曰哼 ( b ) t cj 图26t e s t p e r - s c a n 的b i s t 结构 很明显，对r 一个给定的电路，组合电路不仅驱动而且由存贮单元驱动。这样，产生 或传递测试欠量到驱动逻辑并且缩减驱动逻辑输出的b i s t 结构是有用的。对于使用s t u m p s 结构的t e s t p e r s c a n ，是竹常白然具有这种功能的，但对1 ：t e s t p e r c l o c k 则是1 f 常喇 难的。为t e s t p e r c l o c k 设计的一个甲期的结构是内建逻辑模块观察器( b u i l t i nl o g i c b l o c ko b s e r v e r ，b i l b o ) 。原始的b i i 。b o 提供止常的操作，复位和m i s r 功能。通过使_ l j 与 m i s r 相类似的反馈，b i l b o 还可以提供矢量生成。 幽27 显示了个修改的b i i 。b o 结构版本”，它的操作和带有流水线结构的应用。图 27 c 中，c u ta 干c 可以被同时测试，采i j 图2 7 d 中的模式，c u t b 可以被单独测试。b i l b o 模式是建立在这样一个前提七，m i s r 的输入不足以作为伪随机的测试输入。 东南人学倾i 学位论文 b ) -r * ， 孙。时：i i i _ 】 o0s i o 0 f 秘 附 s t l c 。9 ，t b 3 1 - * 量 c i t t j t 帖， r l l j t c u c a 阿 b一一 圈2 7 修改的b 咀b ( 鳍构：硬件( a ) 操作镬式( b ) ，应用结构( c ) 和应用镆式( d ) 个最终的t e s tp e r c l o c k 方案，叫做循环白测试和循环b i s t ，消除了欠肇生成和响 应压缩的线性反馈电路”。这种循环方法将每个触发器转换到m i s r 级，并且反馈是由c i j t 臼己提供的白然1 e 线性反馈。图28 显示了一个完整的循环b i s t 结构。这儿我们用扫描来 初始化b i s t 路径，允许电路在儿个时钟周期内操作，移出所有的或部分的剩余在路径中的 特征t 并与止确的相比较。这种结构可能会产生问题，冈为带有作为反馈电路的m i s r 输出 是作为测试久量的。这样，故障模拟和可能对路径进行霞新设计或多重测试循环的使用，对 r 保i 止足够的覆盖率是十分必要的。 4 m 一 。“ 慧要霎 耋堇篙 r柚 东南人学坝j 学垃论义 s c a n s i 圈2 8 一般的全循环b i s t 结构 至今，我们已经考虑的所有方法都假设b i s t 或串行扫描结构已经使c u t 组合化了。但 这还不是最重要的；b i s t 可以成功地应用丁i 时序电路，然而，必须能提供m i s r 或扫描能力 给至少一部分的内部存贮单元。这种方法我们叫做部分时序b i s t ，可以被麻用到循环b i s t 结构。部分时序b i s t 还可以采_ j 这种技术它为了测试目的改变时序电路，或将时序电路 政变成住存贮单元中不存扫。循珂、域仃点类似丁流水线的电路。 我们日前讨论的基本b i s t 结构和方法可能无法检查所有的故障，所以我们必须考虑如 f n 处理剩余的难测故障。如果我们简单地使用决定性灭革来检测那些故障，我们将需要一条 4 a , 7 扫描链将测试久鼙扫入并将响应扫出，一块r o m 来存贮这些矢跫和相关的测试控制硬 什。如果我们采州权重的伪随机测试，我们将需要一个权重伪随机生成器。另一种可能的方 法是是使单元口动机。 2 3 2 结构逻辑的b l s t 各种类刑的嵌入式存储器( s r a m 、f i f o 、d r a m 、r o m 、f l a s h 、e e p r o i 及c a m 笛) h i 据 j s o c 芯片的人部分i z 域。由r 存储器的布局很密，存储器中山现故障的情况非常复杂，通 常仃地址、单元粘连、单元转换、耦台、模式敏感( p a t t e r n s e n s ir i v e ) 以及动态故障( 如 d a t er e t e n t i o n 故障) 等2 “。rj j ! 【i 对存储器中经常发生的故障类刑作了简要的说明。 存储器的故障可能发生在地址解码电路、凄弓电路和存储单元中。地址解码故障分为以 h 几种： - 一个地址不能选通任似存储单元； 东南人学坝l j 学位论殳 一 一个地址同时选通了多个存储单元： 没有地址能选通一个存储单元； 一 多个地址同时选通一个存储单元。 发牛仵凄写电路中和存储单元中的故障具体分为以r 几种： _s t u c k - - a tf a u l t ( s a f ) ，存储单元被常置为0 或1 而不能改变其逻辑值： b r i d g i n gf a u l t ( b f ) ，两个或多个存储单元之间发生电路短接，b r i d g i n gf a u l t 是舣向故障，任何一个存储单元值的改变都会影响其它单元的逻辑值发生变化， b r i d g i n gf a u l t 也分为a n db r i d g i n gf a u lt 平1 1o rb r i d g i