（微电子学与固体电子学专业论文）蓝牙芯片的综合实现与验证.pdf

摘要 集成电路规模的不断增大和集成工艺的不断进步，对集成电路的设计方法提 出了更高的要求。在深亚微米工艺下，由于互连延时在总延时中所占比重加大， 连线间距及供电电压减小，使得时序、信号完整性问题成为影响集成电路后端设 计的主要因素。如何预测并真实反映这些深亚微米效应，需要一个简单的、可重 复的、已定义的后端设计流程。 论文分析了逻辑综合中组合逻辑优化和时序逻辑优化的原理和算法，使用 b l a s t c r c a t e 进行了蓝牙芯片的逻辑综合，建立时间没有违背现象，并结合芯片的结 构特点制定了符合设计要求的综合约束：详细介绍了采用b l a u s t f u s i o n 进行蓝牙芯 片版图设计的过程，包括芯片的布图规划、电源地规划、布局、时钟树综合和布 线等步骤，给出了蓝牙芯片的布局和布线策略，确定芯片大小为8 4 平方毫米；详 细研究了芯片后端设计中的三种验证技术，采用o n e s p i n3 6 0e c 进行了等价性验 证、采用p 血n e t i m e 进行了静态时序分析和采用c a l i b r e 进行物理验证。验证结果 表明，网表能正确地实现i 盯l 代码所描述的功能，建立时间、保持时间和跳变时 间满足时序要求，物理实现连线关系正确，满足设计规则要求。 关键词：逻辑综合扫描链布局布线等价性验证 a b s t r a c t t h em e t h o d o l o g yo fi cd e s i g nn e e d st ob ei m p i - 0 v e dw i t ht h ed e v e l o p i n go fi c t e c h i l 0 1 0 9 ya n dt h ei n c r e a s i n go fs c a l eo fi c i i ld s mp r o c e s s ，t h e r ea r et w om 勾o r f a c t o r sa 脏c tt h ei cb a c k e n dd e s i 印o n ei st h et 沛i n gp r o b l 锄， t h eo t h e ri st h es i 印a l i n t e 鲥t yp r o b l e m t l l e ya r ec a u s e db y 洫c r e a s i n gi n t e r c o n n e c t i o nd e l a yi nc i r c u i t d e l a ya 1 1 dd e c r e a s i n go fm ew i r es p a c i n g 锄dp o w e rs u p p l yv o l t a g e h o wt of b r e c 嬲t 锄d r 印r e s e me x a c t i yt h ee 行to fd s mp r o c e s sr e q u i r e saw e l ls 仃u c n l r e db a c k e n dd e s i 印 f l o wt h a tc 觚b ee 商1 yu s e d 锄dr c u s e d t l l ep a p e rf i r s t l y 趾a l y s e st 1 1 ep d n c i p l eo fo p t i m i z a t i o no f c o n l b i n a t i o n a l l o 百c 锄d s e q u e n t i a l l o 舀c ，a l l dd ol o 百cs 叫h e s i so fb l u e t o o mc l l i pw i t hb l a s t c r e a t e ，肌dt h e r ei s n o s e n l pt 砌n gv i o l a t i o n s ， 锄dt h es y n t h e s i sc o n s 仃a i n ti se s t a b l i s h e d叽t h e c o n s t m c t i o nc h a r a c 吲s t i c so fb 1 u e t o o mc m p t 1 1 i n 仃o d u c e se l a b o r a t e l yt h en o wo f l a y o u tw 油b l 筋t f u s i o n ，w h i c hi i l c l u d e sn o o 印l 肌，p o w 酬印u 1 1 dp l a i l ，p l a c e i i l 饥t ，c l o c k 仃e es y i l t h e s i s 锄dr o u t i n g ，锄da l s oi i l t r o d u c e st h es t i a t e g yo ff 1 0 0 叩l a i la 1 1 dr o u t i n g ，趾d d e t e m l i n et h ed i ea r e aw h i c hi s8 4s q u a r em i i l i m e t e r s f i n a i l y ，t l l ep 印e ri n v e s t i g a t e s t h r e eb a c k - e i l dv 耐f i c a t i o nt e c h l l o l o g ) r 证d e t a i l ，w h i c ha r ce q u i v a l e n c ec h e c k i n gw i t h o n e s p i n3 6 0e c ，s t aw i t l lp r i m e t i m e ，锄dl a ) ，0 u tv e d f i c a l i o nw i t hc a l i b r e t h e v 鲥f i c a t i o nr e s u l t ss h o wm a tn e t l i s tc o n e c t l yi i l l p l e m e r l t sc h i p 劬c t i o no fi 盯lc o d e ， 锄dt h e r ei s s e t u p ，h o l da l l dt r a i l s i t i o nv i o l a t i o n ，肌dp h y s i c a l 砷p l 锄e 1 1 t a t i o n s a t i s f i e sd e s i 四m l e 嬲w e n 觞i n t e r c o 姐e c t i o n 1 ( e y w o r d ：l o g i cs y n t h e s i s s c a nc h a i n l a y o u te q u i v a l e n c e c h e c k j n g 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学分和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 日期2 乒 土 第一章绪论 第一章绪论 当今，集成电路正进入一个蓬勃发展的新时期。主要表现为新技术不断涌现， 新工艺被普遍采用，新产品层出不穷。 1 1 集成电路和e d a 技术的发展 1 1 1 集成电路的飞速发展 集成电路，h t e a t e dc i r c u i t ) 自诞生起，经历了小规模集成电路( s s i ) 、中规 模集成电路( m s i ) 、大规模集成电路( l s i ) 、超大规模集成电路( 岱i ) 的发展阶段， 目前已进入了特大规模集成电路叽s d 阶段。集成规模从第一块集成电路上只有 四个晶体管，发展到目前单个硅片上集成几十亿只晶体管。近几十年来，集成电 路技术一直按照摩尔定律发展，即集成度每1 8 个月翻一番，并且目前这种发展趋 势仍将持续下去。在应用需求的驱动下，芯片的工艺水平也在不断提高。目前量 产芯片的特征尺寸也降到6 5 n m ，实验室最新工艺水平已经达到3 0 i l m 。 在i c 发展的过程中，为适应技术的发展和市场的需求，i c 的产业结构经历了 三次变革u 】。 第一次变革是以加工制造为主导的i c 产业发展的初级阶段。i c 制造商( d m ) 在i c 市场上充当了主要角色，然而i c 设计只作为附属部门存在。这时的i c 设计 与半导体工艺密切相关，而且主要是以人工为主，c a d 系统仅仅作为数据处理和 图形编程的作用。 第二次变革是以f o u n d r y 公司和i c 设计公司的崛起为标志。微处理器( m 呦、 微控制器( m c u ) 及专用集成电路( a s i c ) 是集成电路的主流产品。无生产线的i c 设 计公司( f a b l e s s ) 与晶圆代工( f 0 u n d 巧) 相结合的方式开始成为集成电路产业发展的 新模式。随着微处理器和p c 的广泛应用和普及，尤其是在通信、工业控制、消费 电子等领域的应用，i c 产业已经开始进入以客户为导向的阶段。标准化功能的i c 已经难以满足客户对集成度、芯片面积、成本、可靠性、保密性等的要求，各种 结构的a s i c 应运而生。而且随着e d a 工具的发展，设计开始进入抽象化阶段。 这样就使得i c 设计可以独立于生产工艺。 伴随着设计业、制造业、封装业和测试业各自独立局面的形成，i c 产业跨入 以竞争为导向的高级阶段，这就是i c 产业的第三次变革。近年来，全球i c 产业 的发展越来越显示出这种结构的优势。i c 设计企业更接近和了解市场，通过创新 开发出高附加值的产品，直接推动着电子系统的更新换代。同时，在创新中获取 利润，在快速、协调发展的基础上积累资本，带动半导体设备的更新和新的资金 2 一蓝牙芯片的综合实现与验证 投入。 1 1 2e d a 技术的发展 随着集成电路的规模的不断扩大和集成度的不断提高，原有的设计思想和电子 设计自动化( e 1 e c 仃0 n i cd e s i g na t o m a 廿o n ，e d a ) 工具已经不能满足超大规模集成设 计的要求，因此需要有新的设计思想和更加先进的工具出现。 首先在e d a 工具的自动化程度上，已经从7 0 年代的只是集中在版图级( 主要 的代表是a p p l i c 撕0 n ，c a h 血，c v 等版图编辑和d r c 软件) 的自动化水平开始向 更高层次的自动化水平进步，到8 0 年代开始出现能完成从原理图输入、模拟、分 析到自动布图及验证的c a e 系统，主要的代表是m e n t o r 和i d 。到了9 0 年代开 始出现了系统级自动化技术的e s d a 系统，主要是以c a d e n c e ，s y n o p s y s ，a v 锄t 的 产品为代表。现如今，新一代的e d a 工具需要满足面向超深亚微米的设计要求， 以m a g m a 和s y n o p s y s 的产品为代表。 其次从e d a 工具的组织结构上，已经由原来主要以软件工具为核心的构架向 着统一的、协同的、集成化的、以数据库为核心的系统发展。具有面向目标的各 种数据模型和数据管理系统，有着较好的人机界耐2 1 ，其结构如图1 1 所示。 1 2 1 集成电路设计流程 图1 1c a d 系统结构图 1 2 课题研究内容 集成电路设计分为前端和后端，前端包括行为级描述，行为级优化与础 l 级 描述的转换。后端设计是前端设计的后续即物理设计，在整个芯片设计流程中占 有重要的地位，本文主要讲述后端的研究。整个芯片设计流程如图1 2 所示，设计 步骤主要包括以下几个环节： 第一步：系统设计。主要包括芯片的基本功能、基本部件、基本技术指标的 规划、算法分析和电路的设计描述等。现在应用较广泛的硬件描述语言有缸) l 第一章绪论 3 一 和v 钮l o g 玎) l 。这两种语言都有顺序语句和并行语句，能定义各种信号赋值、运 算和操作流。由于) l 是一种结构性很强的语言( 包括五种结构模式：e n t i t y ， p a c k a g e ，c o n f i g u r a t i o n ，a r c l l i t e c t i l r e ，p a c k a g eb o d y ) ，有利于在高层次上把握设计 的体系结构，精确地刻画设计任务的行为特征和算法描述，所以在前端设计阶段， 采用) l 作为设计描述语言，这有利于芯片内各个功能块的划分和调试；在后 端设计阶段，采用v e r i l o g 瑚) l 作为系统硬件描述语言，它的数据对象比较丰富， 对不同类型的电路及电路单元有较强的描述能力，方便对门级电路和开关级电路 的描述。 图1 2 集成电路设计流程图 第二步：功能仿真。在设计的初级阶段，任何芯片都不能保证其功能的一次 正确性，超大规模芯片更是如此，所以就需要进行功能仿真。设计者根据仿真的 结果，再对设计进行不断地修改，直到达到芯片设计要求的功能为止。 第三步：逻辑综合优化。它是将用硬件描述语言完成的系统逻辑功能设计， 4 一蓝牙芯片的综合实现与验证 转化成具体的逻辑实现。综合前需要功能正确的设计源代码，同时还要有综合库 与约束条件。综合库由综合软件的库编译器编译工艺库产生。约束条件则需要设 计者根据设计要求完成。在蓝牙芯片设计中，使用m a g i 】咂公司的b l a s t c r e a t e 综合 工具完成逻辑综合，最终产生用v 矾l o g 来描述的门级网表。 第四步：物理综合。它也称为版图设计或布局布线，主要包括布图规划、电 源地规划、标准单元布局、时钟树综合、优化时序以及布线。物理综合是一个非 常复杂的组合优化问题，同时又直接关系到设计成本、周期、正确性和产品质量 等等。随着特征尺寸的减小和复杂度的提高，物理综合需要考虑的问题也越来越 多，如时序问题、信号完整性问题、多时钟域问题以及制造性等问题。为了减小 设计的反复性，将蓝牙芯片的物理综合同逻辑综合紧密结合，及时地将物理综合 时的信息反馈到逻辑综合中去，最终得到最优化的结果。在这个阶段，使用的是 m a g n 咂公司的b l a s t f u s i o n 布局布线工具。 第五步：门级仿真。用综合后产生门级网表和s d f ( s t a n d a r dd e l a vf o n n a t ) 文 件，进行门级仿真来验证综合结果的正确性。与功能仿真不同，门级仿真需要由 仿真库提供各个基本单元的延时描述来考虑延时。s d f 中包括了连线延时和标准 单元的实际延时。显然s d f 反标是在版图设计之后进行的，因此门级仿真又称为 门级后仿真。 1 2 2 蓝牙芯片的设计与实现 蓝牙芯片的结构如图1 3 所示。该芯片共有八个模块，其中陋p l l 和p m u 是宏模块。另外，c g u ( a o c kg e r a t eu n i t ) 是时钟产生单元，主要是把p l l 提供 的系统时钟进行分频得到设计所需的时钟。 图1 3 蓝牙芯片的结构图 第一章绪论 5 一 蓝牙芯片采用了基于标准单元的设计方法，标准单元法是库单元设计方法中 的一种，它的特点是各个单元在版图上具有相同的高度，但是宽度不等。除了等 高的标准单元外，还可以插入宏单元，比如存储器单元，也可以是经专门定制设 计的功能模块，如锁相环( p l l ) 等。标准单元的设计方法具有设计周期短、成本低、 成功率高以及系统可扩展性好等优点。蓝牙芯片基于标准单元的设计实现过程包 含了逻辑综合和版图设计两大部分，使用m a g i i l a 公司b 1 a s t c r e a t e 完成逻辑综合部 分，和b 1 a s 帆s i o n 完成版图设计部分。将前端已经设计好的r 1 l 级代码通过 b l a s t c r e a t e 综合工具综合为门级网表，通过等价性验证验证芯片的功能。将通过验 证的逻辑综合结果传送到b l a s 帆s i o n 自动布局布线工具，完成芯片的版图设计。 将版图设计生成的门级网表与逻辑综合后的门级网表做等价性验证以验证芯片功 能。利用版图设计生成的门级网表和寄生参数文件送到p r i m e t i m e 静态时序分析 工具验证芯片是否满足时序要求，通过时序和功能验证的门级网表和g d s 送到 c a h b r e 版图验证工具做d r c 和l v s 检查。最终通过所有检查的g d s 格式的文 件可以用于流片生产。 1 3 课题来源与论文内容 本论文课题来源于b l u e t o o t i l 项目，蓝牙芯片是基于深亚微米工艺、自主开发 的、内嵌i 强核的芯片。该芯片的主要指标如下： ( 1 ) 工艺：6 5 n m ； ( 2 ) 内部处理速度：1 7 7 m h z ； ( 3 ) 核内电压：1 0 8v ，i ，o 电压：1 8v ； ( 4 ) 工作温度：3 0 一1 1 0 ； ( 5 ) 平均功耗：1 3 4m w ； ( 6 ) 规模：约3 0 0 万门； ( 7 ) 面积：2 8 姗3 o 删n ； ( 8 ) 封装：e w l b 。 本文主要讨论了在深亚微米工艺条件下蓝牙芯片的逻辑综合、版图设计以及 后端设计的验证。本论文主要由五部分组成，结构安排如下： 第一章为绪论，简述了集成电路的发展和论文的研究内容。 第二章是本文的重点，介绍了逻辑综合优化的算法以及深亚微米工艺条件下 使用b 1 a s t c 删e 进行蓝牙芯片逻辑综合的具体流程，重点分析了如何设置蓝牙芯 片的综合约束。 第三章详细介绍了蓝牙芯片的版图设计流程，结合具体解决方法，分别对布 图规划、电源地规划、布局、时钟树综合以及布线做了分析讨论。 6 蓝牙芯片的综合实现与验证 第四章介绍了蓝牙芯片设计的后端验证技术：功能验证、时序验证和物理验 证。 第五章为结论部分，对全文的工作进行了总结，并指出本课题进一步研究工 作的展望与设想。 第二章芯片逻辑综合技术的研究与实现z 第二章芯片逻辑综合技术的研究与实现 逻辑综合是基于标准逻辑单元的集成电路后端设计中的重要环节，它将设计 的思想转化为具体的门级电路，综合的结果直接影响到后端设计的质量。因此， 逻辑综合是集成电路设计中非常值得关注的环节。本章将讲述逻辑综合优化算法 的研究及蓝牙芯片的逻辑综合实现。 2 1 逻辑综合技术概述 综合技术已经成为了现代集成电路设计中一项极其重要且关键的技术。用硬 件描述语言如v t 嫡1 0 9 皿l ，v h d l 等来设计电路，基于芯片制造商提供的基本电 路单元，来实现硬件描述语言描述的i 吼级电路的功能，这个过程就是综合。它 就是由抽象层次较高的电路模型转化为抽象层次较低的电路模型的一种技术，并 且包括必要的优化过程。所谓的电路模型就是与电路相关信息的一种抽象表示。 根据电路抽象的层次把电路模型【3 】分为三类：结构级模型( a r c m t e c n h e ) 、逻辑级模 型g i c ) 、版图级模型( 鼢嘶c a l ) 。因此相对应的综合技术一般也分为三种：结 构级综合( a r c h i t e c ：t u 脚一l e v e ls y n m e s i s ) 、逻辑级综合( l o g i c 一1 e v e ls y n t h e s i s ) 、版图级 综合( g e o m e t r i c a l 一l e v e ls y n t h e s i s ) 。 速度 图2 1 速度与面积的关系 本节详细介绍综合技术之一的逻辑综合技术。它主要是产生逻辑级电路模型 的结构视图。确定电路的逻辑原型以及逻辑原型相互之间的互联关系，即电路的 微观结构。逻辑综合即是把i 汛代码所描述的系统逻辑功能和系统性能，基于一 个结构丰富、功能已知的逻辑单元库，转化成一个最佳的逻辑网络结构的过程。 对于同一逻辑功能的i 汛代码，根据不同的需求，i c 设计工程师就会制定出相应 的不同约束，e d a 逻辑综合工具最终输出的电路网表特性也是不同的。这个网 表可能是面积偏大，但是高速度的电路网表；也可能是速度很低，但是面积很小 的电路网表。因此，在逻辑综合过程中一个很重要的工作就是制定符合系统设计 要求的约束。考虑到芯片成本的问题，i c 设计的目标为在满足速度即时序要求的 蓝牙芯片的综合实现与验证 前提下，尽量减小芯片的面积。那么，这也就是逻辑综合的目标。但是，在芯片 设计指标中面积和速度是一对基本矛盾，如图2 1 所示。速度高，但是面积大； 相反，速度低，面积就小。那么，蓝牙芯片逻辑综合的工作重心就是找到这样一 个平衡点，使得时序满足要求，而且面积也能达到最小。 在整个集成电路设计过程中，逻辑综合成为设计的前端和后端的一个分水岭。 逻辑综合的一般过程如图2 2 所示。它是把经过逻辑验证的r l 级代码作为逻辑 综合的输入，从而获得门级网表( n e t h s t ) 供后端使用。通过逻辑综合自动转换 玎) l 语言所描述的设计成为真正的逻辑电路，同时降低电路的面积和提高电路的速度。 利用逻辑综合技术可以在综合过程中很快的估计出设计的最终性能，包括面积和 时序等。然而过去只能等到实际的版图生成以后才能得到设计的性能参数。另外， 逻辑综合可以进行设计中最为耗时的时序优化部分，从而减少了版图设计时间和 提高了整个设计的效率。正因为逻辑综合的这些重要作用，所以逻辑综合的效果 直接影响到后端设计，同时对整个系统性能有很大的影响。 图2 2 逻辑综合的过程 2 2 逻辑综合优化算法的研究 逻辑综合优化主要是指数字逻辑的综合与优化，分为组合逻辑和时序逻辑的 综合和优化两种。本节分别对它们进行详细地讨论。 2 2 1 组合逻辑综合优化算法 ( 1 ) 两级组合逻辑的优化算法 两级组合逻辑在逻辑网络中是很常见到的一种形式，它的表示形式有很多种， 比如积之和形式、和之积形式等，同时它们也都可以用可编程逻辑阵列实现。那 么，满足什么条件才能称为两级组合逻辑呢? 需满足以下条件： 1 ) 网络的级数最多为2 ； 2 ) 只能使用逻辑与门和逻辑或门； 第二章芯片逻辑综合技术的研究与实现 呈 3 ) x 和它的补码都可以作为逻辑的输入； 4 ) 没有最大输入的限制； 5 ) 主要目标是使得逻辑网络门数最少，次要目标是连线最少。 两级组合逻辑的逻辑优化算法【4 】分为两大类：精确算法和近似算法。其中， 最有代表性的精确算法是q u i n e m c c l u s k e y 算法。它是最小化布尔函数的一种方 法，在功能上等同于卡诺图。它的表格形式使得它能更有效的用作计算机演算法， 并且它还给出了检查布尔函数是否达到了最小化的确定性方法。q i l i i l e m c c l u s k e y 算法具体分为两步：第一步，找到这个函数的所有素蕴涵项( h n p l i c a l l t ) ；第二步， 使用这些素蕴涵项来找到这个函数的本质素蕴涵项。由于函数的素蕴涵项是随着 变量数的增加而迅速地增加，导致计算时间和所需存储空间急剧增加。近似算法 的出现就解决了精确算法的以上这些瓶颈问题，不再是求出所有的素蕴涵项，而 是通过修改一个给定的初始覆盖来得到无冗余覆盖。常见的近似算法有 e s p i 也s s 0 和m n i 等，在本论文中就不再详细介绍。 ( 2 ) 多级组合逻辑的优化算法 两级组合逻辑网络中，从输入到输出的级数少，所以信号的传递速度很快， 但是逻辑门的扇入很大，这种结构就会严重影响电路的性能，同时也会增加电路 的面积。因此，实际电路中一般都采用多级逻辑。 组合逻辑优化的目的很明确，就是降低时延和减小面积。在上节中已经介绍 了时延和面积是一对矛盾，面积最小但时延不是最小，反之亦然。面积主要由逻 辑门的面积和连线的面积组成，每一个逻辑门的面积在工艺库单元中已经实际确 定。优化电路降低时延就要优化电路中的关键路径，使这些关键路径的延时较小。 时延的计算包括两个方面：同顶点相关的传播延迟计算和路径延迟计算。前者的 计算是相对简单的，工艺库中已经提供了所有门延迟和负载的逻辑函数关系，便 于计算传播延迟。路径延迟计算主要包括两种：最差路径的延迟计算和线延迟计 算。在逻辑综合阶段，线的长度是未知的，只有等到布局布线以后才能确定，只 有通过一个统计模型来估计线延迟。 多级组合逻辑的优化算法是基于两级组合逻辑优化算法的，同样也分为两种： 精确法和近似法。广泛应用的是近似法，一般都是步进式的，利用等价的逻辑转 换，反复不断地优化，最终获得一个接近于精确解的优化结果。下面详细讨论逻 辑转换。 等价的逻辑转换即是对逻辑的重构【5 】，主要有以下五种方法： 1 ) 展开法( e h 血n a t i o n ) ：通过变量替换，从逻辑网络中消除一个函数或几个变 量。例如：s = 口+ 易，口= c + d ，通过展开可以得到5 = 易+ c + d ，简化了网络，但 是逻辑功能没有改变。 1 0 蓝牙芯片的综合实现与验证 2 ) 分解法( d e c o i n p o s i t i o n ) ：分解是展开的反过程，把一个复杂的网络分解成几 个简单的子网络，便于优化。但是一般情况下，逻辑分解会增加逻辑网络的面积 和使得时序变得比较差。例如：厂= 础+ 础+ 出通过分解插入一个新变量j 得到 j = a + b ，f = j d + c k o 3 ) 提取法( e x 廿佻t i o n ) ：提取两个或两个以上子函数中共同子表达式，达到简 化函数的目的。例如：尸= ( c + d ) p ，f = ( c + d ) ( 口+ 易) + “，通过提取一个新增函 数尺= c + d ，得到p = r e ，f = 尺( 乜+ 6 ) + “。 4 ) 简化法( s i m p l i f i c a t i o n ) ：对可简化的子函数直接进行局部简化。例如： ，= 口口6 + 动，可以简化为，= 口+ 6 。 5 ) 置换法( s u b s t i t u t i o n ) ：通过增加一个输入来降低函数的复杂性，虽然它增加 了一个输入的关联性，但是简化了网络。例如：口= 口+ 6 ，p = 口+ 6 + c ；通过置 换可以把函数简化为p = 留+ c 。 2 2 2 时序逻辑综合优化算法 上一小节中，本论文介绍了组合逻辑的综合优化算法，本节着重讨论时序逻 辑的综合优化算法。 输入输出 图2 3 时序逻辑状态机描述图 组合逻辑的行为描述通常是用逻辑函数表示的，而时序逻辑的行为描述多数 使用有限状态机来表示。如图2 3 所示，通过状态转移来描述时序电路。因为状 态机表现形式使得缺乏同面积、时序等因素之间的直接联系，所以利用状态机的 模型来优化时序逻辑的面积或时序等是有一定困难的。另外一个典型的时序逻辑 模型是基于结构的模型，用同步时序逻辑网络来表示组合逻辑电路和时序逻辑电 路( 如寄存器等) 之间的相互联系，同时也提供了电路转换与面积、时序之间的直 第二章芯片逻辑综合技术的研究与实现 接联系。如图2 4 所示：描述了一个或非门( n o r ) 和一个d 触发器之间的逻辑关 系z ( n ) = z ( n - 1 ) + a ( n ) ，那么可以利用这个表达式很方便的来优化逻辑时序网络。 图2 4 同步时序网络模型 下面详细讨论这两个应用最为广泛的时序逻辑模型：基于状态的模型和同步 时序网络模型。 ( 1 ) 基于状态模型的时序电路优化 基于状态模型可以分为两种：完全描述的状态模型和非完全描述的状态模型。 完全描述状态模型是根据所有状态的所有输入给出一个确定的状态转移函数和确 定的输出值；非完全描述的状态模型中可能会有不关心的状态转移函数或是不确 定的输出值。不同的模型，优化的方式当然也是不同的。 基于完全描述的状态模型的优化是利用状态的等价原理来最小化整个时序逻 辑电路的状态数目。当两个不同状态的任何输入序列都产生相同的输出和跳转到 相同的下一状态时，则认为这两个状态是等价的，可以通过合并相同的状态来减 小时序电路的状态数目。例如：在图2 5 完全状态转移图中，当状态1 和状态2 的输入都为1 时，输出均为1 ，并且跳转的下一状态都是状态4 ；当输入都为o 时， 输出均为l ，同时都跳转到状态3 。也就是说，状态1 和状态2 在输入相同时，得 到的输出始终相同，而且跳转的下一状态也相同。那么，可以认为状态1 和状态 2 是等价的，可以合并为一个状态，这样就减小了整个时序逻辑电路的状态数目， 同时也减少了状态之间的跳转次数，使得时序逻辑的电路得到了优化。 图2 5 完全状态转移图 非完全描述的状态模型是利用状态的兼容原理来最小化整个时序电路的状态 数目的。当两个不同状态的输入序列相同时，产生的输出和将跳转的下一个状态 1 2 蓝牙芯片的综合实现与验证 都是兼容的，那么认为这两个状态是兼容的，即可以合并这两个状态来减小表示 时序逻辑电路状态的数目。例如：在图2 6 非完全状态转移图中，状态1 和状态2 的有些输出函数是无关项，无论输入是l 还是o ，这两个状态都跳转到同一个状 态，而且输出值也是兼容的。所以说，这两个状态是兼容的。对于状态2 、3 、4 来说，只有在状态1 和状态5 是兼容的前提下，状态2 、3 、4 才是兼容的，也就 说状态2 、3 、4 的兼容性要以状态1 和状态5 的兼容性为前提。 图2 6 非完全状态转移图 ( 2 ) 基于同步时序网络模型的时序电路优化 利用同步时序网络模型可以很好地优化电路的面积和时延，使得设计可以达 到最佳的结果，较小的面积和满足设计的时序要求。目前应用较为广泛的是 r 甜i n i n g 算法【6 】，它是通过移动逻辑网络中时序器件的位置来改变相应连线的权 重，不断地优化时序网络中的关键路径，从而优化了整个时序逻辑网络的时延和 面积。下面详细地讨论r 酣m i n g 算法和如何利用这一算法来优化时序逻辑网络。 r e t i i i l i n g 算法首先是由c h 矾e s e l e i s e r s o n 提出，该算法是通过对时序逻辑网 络中的寄存器重新放置来达到电路时序和面积优化的效果。接下来，通过一个简 单的卷积器来说明r e t i m i n g 的基本原理和作用。卷积器的计算函数是， ，：兰钆川训图2 7 中显示了三阶卷积器的实现模型，显然这种实现方法简单易 j l o 懂，但是性能却较差。因为在每个时钟周期内，需要做三次连续的加法运算才能 得到输出结果。相比较而言，另一种实现模型如图2 8 ，同样是三阶卷积器，它的 性能就要优于图2 7 。图2 8 中的关键路径长度为一个比较器加上两个加法器，共 1 7 个时间单元。r e t i i i 血g 算法就是通过这种保持函数特性的寄存器的重排来达到 时序优化的目的。不改变电路逻辑的r 舐i i 曲g 操作都是由两种基本的r 舐l 山g 操 作序列构成，即前向r e t 蛔血g 和后向r 葩i n i n g 操作，如图2 9 所示。通常是去除 一些组合逻辑输出端相连的触发器或锁存器等时序器件，同时在组合逻辑的输入 端增加一些时序器件。从整体上看，就是在改变寄存器在逻辑网络中的位置，同 时寄存器的数目也有所变化。经过r 嘶l i n g 操作后的逻辑网络，如果能够保证不 第二章芯片逻辑综合技术的研究与实现 1 3 出现负的权值，那么就说现在的逻辑网络与初始的逻辑网络是等价的。 图2 7 三阶卷积实现模型一 图2 8 三阶卷积实现模型二 ( a ) 后向r e t i i l l i n g ( b ) 前向r e t i r n i n g 图2 9 r e 石r n j n g 操作 首先，具体讨论利用r 嘶i n i i l g 算法如何进行逻辑网络的时序优化。因为使用 r e t i i i l i n g 算法可以影响逻辑网络的关键路径，进而来达到优化时序的目的。在时 序逻辑网络模型中，用节点来表示组合器件的延时，用边的权重来表示时序器件 的数目。在图2 1 0 中，a 、b 、c 、d 、e 、f 、g 、h 分别表示组合逻辑器件，边上的 数值表示这两个组合逻辑之间的时序逻辑器件的数目。可以看出，图中h f 甜- b a 是一条时序关键路径，因为这条路径是纯组合逻辑电路，没有任何时序器件，总 1 4 蓝牙芯片的综合实现与验证 延时2 4 个单位。那么这样的关键路径就是影响设计的重要瓶颈，因此必须对它进 行优化。经过r e n m i i l g 以后的逻辑网络如图2 1 1 所示，此时的关键路径是e g f ， 总延时1 3 个单元，整个设计的性能有了很大的提高。 o 0 7 图2 1 0 时序逻辑网络一 3 3 图2 1 1 时序逻辑网络二 其次，具体讨论利用r 砸i n i n g 算法如何进行逻辑网络的面积优化。r e t i i n i n g 是通过增加或减少逻辑网络中的寄存器等时序器件的数目来影响逻辑网络的面 积。如果只是针对时序电路的逻辑网络进行优化，组合逻辑是不进行优化的，要 使得逻辑网络的面积最小，需要满足下面的条件： i n i ns ( g ，) = w 厂( 已) = ( w ( e ) + 厂( ，) 一，( h ) ) = s ( g ) + 0 f 1 ( v ) i l f o ( v ) j ) 厂( v ) 这里的，l ( v ) 和f o ( 1 ，) 表示的是节点v 的扇入数目和扇出数目。经过r e t i 血i l g 以后，逻辑网络的面积最小值可以通过q 尸l ( 1 ，) l - l 罗o ( v ) i ) ，( v ) 的最小值来确定。 同时，在现代电子设计中，时序的要求总是存在的，因此面积的优化必须是建立 在满足一定时序要求的基础上来进行的。那么，0 ，1 ( 1 ，) i - l 尸o ( v ) i ) 厂( 1 ，) 最小值实 际上应该同时满足以下两个要求： r ( ，) 一，( ) w ( m ，1 ，) r ( ，) 一厂( “) w ( “，v ) 一l ，d ( “，v ) c 条件1 可以保证，经过r 撕m i n g 操作后边的权值不会出现负值，这样就可以 保证经过变换之后的逻辑网络在功能上不会发生改变的。 第二章芯片逻辑综合技术的研究与实现 条件2 可以保证，当路径上的延时超过了时序要求时，必须保证这条路径上 出现至少一个寄存器等时序器件，这就可以保证设计上的时序要求。 由于r e t i i n i n g 方法只是通过移动网络中的时序电路的位置来优化电路，可能 得不到最佳的优化结果。优化性能最好的优化方式是将组合逻辑变换技术和 r e t i i n j n g 技术结合起来进行优化的技术，这样就不仅考虑到了逻辑网络中的时序 器件，而且也充分应用了组合逻辑的优化技术，使得逻辑网络得到最大优化。这 也就是目前e d a 工具普遍采用的一种优化方式。 2 3 蓝牙芯片的逻辑综合 本设计使用m a g m a 公司的b 1 a u s t c r e a t e 进行逻辑综合。整个过程是将硬件描 述语言描述的r t l 级设计转化成特定工艺库的门级网表，此时的时序和面积已经 进行了一定程度的优化，这为布局布线打好了基础。 b 1 a s t c 删e 是一个基于“n 值的逻辑综合工具，它提供快速、高能力的综合。 具体的综合流程m 如下图2 12 。 ( 1 ) s t 印1 ：导入所有库的v 0 1 c 柚o 库的v 0 1 c 卸。是m a g m a 的数据库表现形式，它包括进行逻辑综合所需的必要 信息，例如：包括着逻辑和时序的工艺库，工艺规则和物理库。如果设计需要做 测试，那么v 0 1 c a n o 中也要包括d f r 规则。 ( 2 ) s t 印2 ：输入r l 代码 当输入以、研i l o g 或v 皿l 描述的设计代码时，b l a s t c r e a t e 进行m ) l 分析和 整理，最终得到表征设计功能的数据流图形。 ( 3 ) s t 印3 ：执行高层次的优化 在这个阶段，主要是优化r t l 和映射数据流图形到与工艺相关通用的初始的 单元，即m a g i i l a 初始单元。输出是只包含m a g i i l a 初始单元的有层次的网表。 ( 4 ) s t 印4 ：执行基于面积的优化 指明具有标准单元的工艺库和该库的特性。对设计执行b 0 0 1 e a n 优化，并且 映射到指定的工艺库。此时蓝牙芯片设计没有设置时序约束，因此每一个单元都 映射到面积最小的单元。 ( 5 ) s t e p5 ：检查d f t 规则和插入扫描链 ( 6 ) s t 印6 ：读入时序约束 设置时序约束或读入s d c ( s y n o p s y sd e s i g nc o n s t r a j n t s ) 文件。时序约束一般包 括时钟的设置、i ，o 端口的时序约束和时序例外。 ( 7 ) s t 印7 ：打平设计层次结构 默认情况下，b l a s t c r c a t e 是保持设计的层次结构的。为了综合结果的高质量， 1 6 蓝牙芯片的综合实现与验证 需要在面积优化之后打平设计层次结构。根据设计要求，仅仅保持物理实现所需 的层次结构。 ( 8 ) s t 印8 ：执行基于约束的优化和时序分析 在这一步，根据给定的时序约束来优化逻辑，最终得到满足时序约束要求的 综合结果。 图2 1 2b l a l s t c r e a t e 逻辑综合流程图 在蓝牙芯片设计逻辑综合时，将逻辑综合过程分为五个步骤：b i n d 、l t l 、n e t l i s t 、 s c 锄和t i m e 。下面详细讨论每一个步骤。 2 3 1 蓝牙芯片的设计约束条件设置 在蓝牙芯片设计的逻辑综合过程中最为关键的步骤就是设置设计约束条件， 设计约束条件嘲的好坏直接影响到最终的综合结果。在使用b 1 a s t c r e a 钯对蓝牙芯 片进行逻辑综合的时候，读入s d c 文件，这个文件是本人根据约束条件的基本概 念和设计要求写的。因此，在详细介绍蓝牙芯片逻辑综合过程之前，结合蓝牙芯 片设计，对设计约束条件的设置进行讨论。 第二章芯片逻辑综合技术的研究与实现 设计约束分为两种：一种是设计规则约束( d e s i g l lr u l ec o n s t r a i n t ) ，一种是设 计优化约束( o p t i i n i z a t i o nc o n s 仃a i n t ) 。在综合的过程中，总是力图使设计同时满足 这两种约束，但是设计规则约束拥有更高的优先级别。 ( 1 ) 设计规则约束 在所使用的工艺库中已经对设计规则做了定义，这样做的目的是为了确保芯 片流片后的每个单元电路都能够正常工作。所以说，设计者设置的设计规则约束 首先是不能够违反工艺库中所定义的；其次，设计者可以根据设计的具体情况设 置更加严格的设计规则约束。设计规则约束包括四类：最大跳变时间、最大扇出、 最大电容和电容负载设置。 1 ) 最大跳变时间( m a x t r a i l s i t i o n ) 最大跳变时间是指一个信号在被驱动时，由原始值跳变为新值所需的最大时 间。逻辑综合过程中，b 1 a s t c r e a t e 尽量地控制信号的跳变时间，使得信号实际的 跳变时间小于或等于最大跳变时间。在本设计中，采用工艺库中所定义的最大跳 变时间2 0 0 p s 。 s e _ t - m a x 一仃a n s i t i o n0 2 0 【c u n _ e n t d e s i 酬 2 ) 最大扇出( m a x - f 抽o u t ) 最大扇出表示信号线的驱动能力，值越大，信号的驱动能力越强，所能驱动 的逻辑也就越多。 3 ) 最大电容( m a x - c 印a c i t a n c e ) 最大电容表示输出信号线上能够驱动的最大电容负载。 4 ) 电容负载设置( s e t - 1 0 a d ) 给设计的端口设置电容负载，便于综合时对端口的电容负载进行建模。本设 计中，因为有部分端口是需要与f p g a 进行通信，所以在设置电容负载时需要考 虑f p g a 这部分。f p g a 的负载是8 p f ，p ( = b 的负载是5 p f ( 在最差情况时) ，p a d 的负载是1 0 4 p f 。那么总的电容负载有两种：与黜通信的端口的电容负载为 8 + 5 + 1 0 4 = 1 4 0 4 p f ；其余端口的电容负载为5 + 1 0 4 = 6 0 4 p f 。蓝牙芯片设计的电容 负载设置的更严格一些，与h ，a g 通信的端口的电容负载为1 5 p f ，其余端口的电 容负载为1 0 p f 。 s e t j o a d m a x10 【r e m o v e - j o m c o l l e c t i o n 【a 1 1 一i n p u t s 】 g e t _ p o n s ”$ 印i i 印u tb m c 一木d m a 木g p t 剃】 s 吡l o a d 哪a x15 【g e t j o r t s ”$ 蛳j n p u tb m c 一木d i i l a 木g p t 剃】 s e u o a d m a x1o 【r e m o v 乞矗o m 0 1 1 e c t