（微电子学与固体电子学专业论文）部分耗尽soi+cmos器件研究及sram设计.pdf

。 - ： 4 t j 摘要 题目：部分耗尽s o ic m o s 器件研究及s r a m 设计 研究生：赵琳娜 导师：陶建中教授 专业：微电子学与固体电子学 与传统的体硅电路比起来，s o i 电路具有高速、低压、低功耗、抗辐照、耐高温等 优点。但由于早期的s o i 材料的制作成本比较高，所以原先它的主要应用局限在航天航 空等领域来制作耐高温和抗辐照电路，随着s o l 衬底技术的发展，s o i 园片的成本不断 降低，使得s o i 进入民用成为可能。随着移动通信、手提电脑等便携式电子产品的发展， 集成电路在功耗和体积方面的要求越来越高，s o i 技术将成为实现低压、低功耗的主流 技术。所以，对于s o l 材料、器件、电路测试、模拟仿真、设计、工艺方面的研究就显 得非常的重要。 本论文的主要工作分为四个部分。 第一部分总结了s o l 技术的发展历程、发展趋势及其所面临的巨大挑战。在这一部 分中，重点总结了s o i 技术相对于传统体硅技术的优越性，s o i 材料制备方法，以及s o i 技术在抗辐照、耐高温、高速、低功耗、低压等领域内的应用和进展。 第二部分对s o ic m o s 器件的性能进行了详细的研究，包括器件的背栅效应、浮体 效应、自加热效应等，重点研究浮体效应、瞬态浮体效应、瞬态特性以及浮体效应对电 路特性产生的影响。 第三部分分析了s o i 技术应用到s r a m 电路上获得的优点，并设计了一款2 k 位的 异步s o is r a m 电路，包括s r a m 的逻辑结构设计、存储单元设计、存储器阵列的设 计、及读写电路等外围电路的设计。完成了存储阵列、控制电路、外围电路的时序设计、 原理图设计、版图设计，并且通过了d r c 、l v s 检查。同时，深入分析了浮体效应对 s r a m 电路性能的影响，包括寄生双极晶体管效应、 “f r i s tc y c l e ”效应及其对灵敏放大 器单元造成的动态不稳定性的影响。 第四部分研究了抑制浮体效应的方法，包括体引出工艺、抑制浮体效应的工艺途径 以及从电路设计上降低浮体效应的方法，其中体引出工艺包括：传统的体接触方法和改 进的体接触方法。同时，对体接触的效果进行了研究，分析了体接触产生的体串联电阻 对电路性能的影响。 关键词：绝缘体上硅、部分耗尽、浮体效应、静态存储器、灵敏放大器、 动态体放电技术、体接触方法 江南大学硕士学位论文 a b s t r a c t t i t l e ：t h er e s e a r c ho fp a r t i a l l yd e p l e t e ds o ic m o sd e v i c e sa n dd e s i g no fs r a m n a m e ：z h a ol i n n a t u t o r ：t a oj i a n - z h o n gp r o f e s s o r m a j o r ：m i c r o e l e c t r o n i c sa n ds o l i d - s t a t ee l e c t r o n i c s s i l i c o n - o n - i n s u l a t o r ( s o i ) c m o st e c h n o l o g y i s b e c o m i n g a n o t h e rm a i n s t r e a m t e c h n o l o g yf o rv l s i o w i n gt oi t s i n h e r i t e dc h a r a c t e r i s t i c s ，s o ic m o st e c h n o l o g yi s e s p e c i a l l yc a p a b l eo fp r o v i d i n gd e e p s u b m i c r o nv l s id e v i c e sf o rn e x t - g e n e r a t i o nh i 曲- s p e e d ， l o w p o w e r , s y s t e ma p p l i c a t i o n su s i n gal o w - p o w e rs u p p l yv o l t a g e s i n c et h ec o s tt op r o d u c e 目录 录 摘要i a b s t r a c t 第一章绪论。1 1 1 课题的来源与意义1 1 2c m o s 集成电路的发展趋势2 1 3s o i 技术概述3 1 3 1s o l 技术的主要优势3 1 3 2s o i 的主要制备工艺6 1 3 3s o i 技术存在的问题和挑战8 1 3 4s o i 技术未来展望。9 1 4 本论文的主要工作及技术要点10 第二章s o lc m o s 器件1 l 2 1 部分耗尽( p d ) 与全耗尽( f d ) s o i 器件1 l 2 2 背栅效应12 2 3 浮体效应1 4 2 4s o i 器件的瞬态浮体效应和瞬态特性1 9 2 4 1 瞬态漏电2 0 2 4 2 瞬态浮体效应2 1 2 4 3 瞬态浮体效应对电路特性的影响2 3 2 4 4 历史记忆效应2 5 2 5 自加热效应2 6 2 6 本章小结。2 6 第三章s o ls r a m 电路和版图设计：1 7 3 1s o i 技术应用在s r a m 中的优势2 7 3 2 s o is r a m 电路设计2 8 3 2 1s r a m 电路结构2 8 3 2 2s r a m 存储结构2 9 3 2 3 异步s r a m 的时序分析2 9 3 2 4s r a m 单元设计3 0 3 2 5a t d 电路 3 2 6 锁存型灵敏放大器3 6 江南大学硕士学位论文 3 2 7s o is r a m 的静电泄放电路二3 8 3 2 8s o is r a m 电路的总体仿真3 9 3 2 9 浮体效应对s o is r a m 的影响4 0 3 3s o is 耻蝴版图设计4 4 3 3 1 版图设计的基本概念4 4 3 3 2 设计规则4 4 3 3 3 版图的验证4 5 3 3 4 流片验证4 8 3 4 本章小结4 9 第四章体接触技术研究 5 0 4 1 体引出工艺5 0 4 1 1 传统的体接触技术5 0 4 1 2 改进的体接触技术5 2 4 2 从电路设计上降低浮体效应的影响5 7 4 3 抑制浮体效应的工艺途径6 0 4 4 本章小结6 3 第五章结束语。 参考文献 攻读硕士学位期间公开发表的论文 6 4 6 5 第一章绪论 1 1 课题的来源与意义 第一章绪论 当前，以硅材料为主体，以高集成度、低静态功耗、高速的c m o s 技术为主体的微 电子技术成为性能价格比最优异、应用最广泛的集成电路技术。工艺技术的不断改进和 器件结构的不断创新，使得器件特征尺寸不断缩小，集成度不断提高，功耗不断降低， 性能不断提高。 然而，在传统体硅技术中，随着特征尺寸的缩小，器件内部以及器件之间通过衬底 的相互作用越来越严重，出现了一系列材料、器件物理、器件结构和工艺技术等方面的 新问题。绝缘体上硅( s o i - s i l i c o n o n i n s u l a t o r ) 技术以其独特的材料结构有效地克服了 体硅材料的不足。典型的体硅( s i b u l k ) 和s o lm o s 器件的基本结构如图1 1 所示。 图1 1 体硅和s o im o s 器件的剖面图 s o i 器件的有源区位于绝缘层上的硅膜内，完整的介质隔离可避免体硅器件中存在 的大部分寄生效应。s o i 材料器件与体硅器件相比具有亚阈值斜率较陡，跨导和电流驱 动能力较高，易于形成浅结和全介质隔离，优良的抗辐照效应、抗单粒子效应和抗短沟 道效应，c m o si 艺简单，无闩锁效应；源、漏寄生电容小，低压、低功耗等特性【l 】。 最初s o i 技术是为了适应航天方面的抗辐照应用电路而产生的一种技术。在过去的 二十多年里，随着多种s o i 新结构的出现，s o i 技术得到了迅速的发展。由于s o i 结构 所具有独特的优越性，使得s o i 上制备的c m o s 电路具有抗辐照、低功耗、高频等优 点，可以用来满足航空航天、通信、手提移动电子产品等方面的需求。现在s o l 技术已 经被国际上公认为“二十一世纪的硅集成电路技术”，在不久的将来，将成为实现低压低 功耗集成电路的主流技术。 我国对s o lc m o s 器件的研究尚属起步阶段。目前国内还没有非常完备的商用s o i 器件模型，应用于研究的模型中还存在很多的缺陷。因此，对于s o i 材料、器件、电路 测试、模拟仿真、设计、工艺方面的研究就显得非常的重要。 本课题来源于国内某单位的s o ls r a m 设计项目，目的在于探讨s o is r a m 的电路 江南大学硕士学位论文 性能和抗辐照性能，以及浮体效应对部分耗尽s o is r a m 电路的影响。本论文阐述了 s o i 器件的性能( 重点研究浮体效应对电路的影响) ，s o is r a m 的总体结构、工作原 理和设计方法，对s r a m 的体系结构、存储单元、灵敏放大器等核心设计内容进行了 研究与探讨，最后研究了抑制浮体效应的方法。 1 2c m o s 集成电路的发展趋势 当前微电子产品的核心是以硅基c m o s 工艺技术为主流的数字集成电路。2 0 0 5 年， 微电子工艺技术已有能力生产工作频率高达3 5 g h z 、集成度达1 4 亿晶体管的s o c 。2 0 1 0 年将诞生集成度为l o 亿晶体管、速度为1 0 万m i p s 的微处理器。2 0 1 4 年，这种能力将上 升至i j l 3 5 g h z 、4 3 亿晶体管的高水平时代。另一个代表性的产品d r a m 的发展也十分迅 速，1 0 年内，d r a m 从0 2 5 9 m ( 2 5 6 m bd r a m ) 提高n o 0 7 9 m ( 6 4 g bd r a m ) 。 在需求和技术双重动力的推动下，超大规模集成电路基本按摩尔定律的指数规律快 速发展。图1 2 示出了c m o s 集成电路的发展趋势【z j ，从图中可以看出，c m o s 器件的 特征尺寸从2 0 0 0 年的0 1 8 p m 将减d , 至u 2 0 1 0 年的0 0 5 1 x m ，为了保证器件的可靠性，电源 电压从1 8 v 降为o 7 v 。 图1 2c m o s 集成电路的发展趋势 随着器件尺寸的不断减少、集成度的不断提高，器件内部p n 结之间以及器件与器 件之间通过衬底的相互作用越来越严重，导致了一系列半导体材料、器件物理、设计和 工艺方面的新问题，使得深亚微米硅集成电路的集成度、可靠性以及电路的性能价格比 受到严重影响。这些问题主要表现在以下几个方面： 1 ) 体硅m o s f e t 的硅片厚度为5 0 0 1 m a ，但是只有硅顶层l l u n 用于制作器件，其余 的用作衬底。器件和衬底之间的相互作用引起了一系列寄生效应，其中之一就是源、漏 扩散区与衬底之间的寄生电容，这个电容随衬底掺杂浓度的增加而增加。在现代亚微米 2 第一章绪论 器件中，衬底浓度比常规m o s 器件的衬底浓度高，因此这个寄生电容变得更大。 2 ) 体硅c m o s 电路中，由于器件之间通过衬底的相互耦合作用而产生闩锁效应， 它是由体硅c m o s 结构内在的p n p n 闸流管结构的触发而引起的。小尺寸器件中的闩 锁效应更严重，那是因为寄生闸流管所包含的双极晶体管的增益增大的缘故。 3 ) 在体硅c m o s 器件结构中，随着器件尺寸的减小，各种多维及非线性效应如： 短沟道效应、漏感应势垒降低效应、热载流子效应、亚阈值电导效应、以及在宇宙辐照 的环境下出现的软失效等变得十分显著，影响了器件性能的提高。 4 ) 在体硅c m o s 电路中，器件之间的隔离区所占芯片的面积随着器件尺寸的减小 而相对增大，从而使得互连线延长，连线电容增大，影响了集成度及速度的进一步提高。 5 ) 由于集成密度和集成度的迅速提高，使得集成电路的功耗密度急剧提高，功耗 和热耗问题已经成为制约亚l o o n m 集成电路技术发展的一个瓶颈。 6 ) 复杂的工艺步骤和昂贵的工艺设备导致生产成本骤增。 面对诸多困难，研究新型的适应于纳米量级的新型器件就成为当前亟待解决的问 题。在众多新结构器件技术中，s o i 技术以其独特的结构有效地克服了体硅材料的不足， 发挥了硅集成电路技术的潜力，正逐渐成为制造高速、低功耗、高集成度、抗辐照和高 可靠性超大规模集成电路的主流技术。 1 3s o i 技术概述 1 3 1s o i 技术的主要优势 s o i 技术作为一种全介质隔离技术，有着很多体硅不可比拟的优越性【3 ，4 ，5 6 1 。 典型的s o ic m o s 结构和体硅c m o s 结构的剖面图如图1 3 所示。由图1 3 ( a ) 可知， 体硅c m o s 结构中n m o s 管制作在p 型衬底上，而p m o s 管制作在n 阱中( n 阱是在 p 型衬底上用离子注入技术特意制作的局部n 型材料) 。n 阱将p m o s 管和n m o s 管相 互隔离。而s o ic m o s 结构中的p m o s 管和n m o s 管分别制作在s o i 材料顶部很薄的 硅层中如图1 3 ( b ) 所示，器件与衬底之间由一层隐埋氧化层隔开。正是这种独特的结构， 使s o ic m o s 器件具有寄生电容小、无闩锁效应、抗辐照能力强、功耗低、集成密度高 等优点。 ( a ) 体硅 阏n + p n + 闲p + n p + 蕊 0 瀚陡垣氟似弋心心心 硅衬底 ( b ) s o i 图1 3 典型的体硅和s 0 1c m o s 结构横截面示意图 3 江南大学硕士学位论文 s o i 技术的主要优势如下： 1 ) 寄生电容小 体硅n m o s 和p m o s 源、漏扩散区与衬底之间的寄生电容随衬底掺杂浓度线性变 化。随着器件尺寸缩小，为了减小短沟道效应，衬底掺杂浓度必须适当提高，源漏结电 容随之增大，结和沟道阻断区之间的寄生电容随之增加。这影响了电路运行速度，还增 加了电路的功耗。 在s o i 电路中，结与衬底的寄生电容是隐埋的绝缘体电容。该电容正比于绝缘层s i 0 2 的介电常数，s i 0 2 的介电常数仅为s i 的1 3 。而且随着器件尺寸的缩小，隐埋s i 0 2 层的 厚度不需要按比例缩小，寄生电容不会增加。另外，s o i 器件的其他寄生电容，如硅衬 底和多晶硅层，金属互连线之间的电容也减少了。在v l s i 向深亚微米方向发展时，寄 生电容的降低将明显提高电路的速度。 2 ) 无闩锁效应 闩锁( l a t c h u p ) 效应是体硅c m o s 电路中的一个特有的问题。从图1 4 ( a ) 所示的寄 生双极晶体管结构图上可以看到存在纵向n p n 和横向p n p 两个寄生双极晶体管，他们 分别由衬底、阱和源漏结构成。若高掺杂区的内阻忽略不记，那么这些寄生晶体管和 r w 、r s 一起构成了图1 4 ( b ) 所示的正反馈电路。当电流放大系数p 1 p 2 1 ，且两个晶体 管的基极发射极正向偏置，闩锁效应即可触发。 i m g i no t a蚝s ( a )寄生双极晶体管结构等效电路 图1 4 闩锁效应产生的原理图 采用s o i 结构，由于没有到衬底的导电通路，闩锁效应的纵向通路被切断。所以s o i 具有很好的抗闩锁性。 3 ) 抗辐照能力强 在空间环境中，集成电路会受到核辐射的影响。m o s 器件是多子器件，抗中子辐射 能力强，但对单粒子事件( s e u ) 、y 辐照相当敏感。 当一个载能粒子( 如o t 粒子或重离子) 入射到一个反偏的p - n 结耗尽区及下面的体 硅区时，沿着粒子运行轨迹，硅原子被电离，即产生电子空穴对。这种轨迹的存在使 4 第一章绪论 其附近的p - n 结耗尽层发生短时塌陷，并且使耗尽层电场的等位面变形，称为“漏斗”( 见 图1 5 ) 。在体硅器件内，在电场作用下，电子将被耗尽层所收集，而空穴向下移动并产 生衬底电流。这些电子使得所在电路节点处的逻辑状态发生反转，造成电路的软失效。 而在s o l 器件中，由于有源区和衬底之间存在着隐埋氧化层，所以衬底区内产生的电荷 不会被s o i 器件的结所收集，只有顶层膜内产生的电荷才能被收集，所以s o i 器件具有 抗软失效能力，产生单粒子事件的几率比体硅器件小得多。 s o l b u l k 图1 5 载能粒子在体硅和s o l 中的入射 4 ) 功耗低 功耗包括动态功耗和静态功耗，静态功耗依赖于泄漏电流和电源电压。在全耗尽s o l 器件中，陡直的亚阈值斜率接近理想水平，泄漏电流很小，因此静态功耗很小；动态功 耗由电容、工作频率以及电源电压决定，结电容的降低使得动态功耗也大大减小。 5 ) 集成密度高 s o l 电路采用全介质隔离，不需要制备体硅c m o s 电路的阱等复杂工艺，器件最小 间隔仅仅取决于光刻和刻蚀技术的限制，集成密度提高。 6 ) 成本低 一般认为，s o i 是一种理想的v l s i 技术，只是成本较高。实际上这是一种误解， 早期的s o i 技术，由于s o i 材料制备不成熟，其材料价格确实比较昂贵。但随着s o i 材料制备技术的快速发展，s o i 材料制备进入工业化阶段，其价格大幅下降，当然相对 于体硅材料来说还是偏高。s o i 技术除原始材料比体硅材料价格高之外，其它成本均少 于体硅。c m o ss o l 电路的制造工艺比典型体硅工艺至少少用三块掩膜版，减少1 3 2 0 的工序。 7 ) 特别适合于小尺寸器件 全耗尽s o i 器件的短沟道效应较小，不存在体硅c m o s 电路的金属穿通问题，能 自然形成浅结，泄漏电流较小、亚阈值曲线陡直，所有这些都说明全耗尽s o i 结构特别 适合亚微米、深亚微米器件。 5 江南大学硕士学位论文 1 , 3 2s 0 1 的主要制备工艺 目前制备s o l 材料的主流技术有注氧隔离技术( s i m o x ) 、背面刻蚀与键合的 s o i ( b e s o i ) 技术和智能剥离技术( s m a r t c u t ) 。 注氧隔离技术( s i m o x ) 注氧隔离的s i m o x 技术受到美国i b m 公司极力推崇，是迄今为止较为先进和成熟 的s o i 制备技术。该技术的工艺主要包括氧离子注入( 用以在硅表层下产生一个高浓度 的注氧层) 和高温退火两个步骤。其制备原理如图1 6 所示r 7 1 。 一般形成的s o l 材料的质量好坏与退火温度的高低成正比。目前s i m o x 圆片制备 技术发展动向是低剂量注入和薄隐埋氧化层圆片制备。低剂量注入可降低晶片的生产成 本，并可减少对晶片的污染。薄的隐埋氧化层能减少短沟道效应，改善散热，提高抗辐 射性能。 图1 6s i m o x 技术 键合技术 除了注氧隔离技术，另一种主要制备s o l 材料的技术是键合技术。所谓键合技术， 就是当两个表面十分平整的硅片在非常靠近的情况下，受硅片之间的范德华力的作用， 两个硅片会互相粘接在一起。由于用键合技术形成的s o i 材料的顶部硅层是体硅的一部 分，在该硅层上制造的器件性能可以和体硅器件相媲美，避免了用其他方法制备的s o i 材料因顶部硅层的质量问题而引起器件性能的退化。 硅片键合工艺大体相同，但为了得到适合于器件制造要求的具有薄的顶层硅膜的 s o l 结构，必须对s o l 结构中其中一个硅片实施减薄技术，根据不同的减薄技术，硅片 键合技术又可分为背面刻蚀与键合的s o i ( b e s o i ) 技术和智能剥离( s m a r t - c u t ) 技术等。 背面刻蚀与键合的s o i ( b e s o i ) 技术 背面刻蚀与键合的s o i ( b e s o i ) 技术的要点是：在一枚硅片上制作s i 0 2 绝缘层，然 后在其上面与另一枚硅片键合，最后对键合硅片背面进行减薄研磨、抛光形成s o l 结构， 其制备原理如图1 7 所示i s l 。b e s o i 技术是2 0 世纪9 0 年代以前常用的一种s o l 制备方法， 由于该技术对顶部硅膜难以精确控制，因此它只适用于制备厚膜( l i m a ) 的s o i 材料。 6 第一章绪论 智能剥离技术s m a r t c u t 智能剥离技术【9 】是近几年发展起来的一种新的s o i 晶片制造技术，该技术是建立在 离子注入和键合两种技术相互结合的基础上的。s m a r t c u t 技术原理是利用旷注入在 s i 片中形成气泡层，然后再将注氢片与一个支撑片键合( 两个硅片间至少一片的表面要 有热氧化s i 0 2 覆盖层) ，经适当的热处理使注氢片从气泡层完整裂开，形成s o i 结构。 智能切割的独创性在于通过注旷并在加热的情况下形成气泡，使晶片在注入深度处发 生断裂，达到减薄的目的。 注氢的作用是当旷进入硅中时，h + 会打破s i s i 键，在硅中形成点缺陷，并有s i h 键形成。这些点缺陷在加温的情况下互相重叠形成多重空洞，并有h 放出，在空洞内形 成h 2 ，当温度升高时，空洞互相连接，而且空洞内压力升高，从而发生起泡或剥离。 s m a r t - c u t 技术涉及的化学反应式如下： 键合界面处 s i o h + s i o h s i o s i + h 2 0 s i + h 2 0 _ s i 0 2 + h 2 加温时s i h + s i h _ s i s i + h 2 器件硅片 支撑硅片 圆田 圈亡$ 自i 0 ， 圆田 圆 氢离子 囝|1 i 图1 7b e s o i 技术图1 8s m a r t - c u t 技术 图1 8 给出了用智能剥离技术制备s o i 的主要过程【1 0 】【i l 】，它主要包括以下五个步骤： ( 1 ) 将准备键合的两个硅片中的一片( 图中为硅片a ) 用热氧化的方法在表面上形 成一层二氧化硅，其厚度由s o l 材料的隐埋氧化层厚度来决定。 ( 2 ) 对硅片a 注入旷离子，注入射程取决于s o i 的顶部硅膜厚度。 ( 3 ) 将硅片a 与硅片b 经清洗和亲水处理后做低温键合。 ( 4 ) 两步退火处理：第一步是室温键合后的低温退火，使键合后的硅片从注一气泡 7 田留国 圈肖田 江南大学硕士学位论文 层分开，形成s o i 结构；将形成的s o l 片进行第二步高温退火，加强键合界面的键合强 度，使两个粘合的硅片之间形成牢固的共价键。 ( 5 ) s o i 表面化学机械抛光【1 2 】，由于剥离后的s o i 材料上表面不够平整，需做化学 机械抛光以适应器件制备的要求。 智能剥离技术的主要优点在于： ( 1 ) 省略了背面腐蚀这一步； ( 2 ) 由于硅片是可以重复利用的，因而此项技术为单一晶片技术； ( 3 ) 矿离子注入剂量比s i m o x 下降约2 个数量级，可在普通离子注入机上完成， 因此进行大规模生产时仅需要通常设备即可； ( 4 ) 硅层和埋层厚度能够加以调整，顶层s i 厚度可由注入能量控制，而且均匀性好， 解决了b e s o i 的背面均匀减薄问题，埋层是高质量的s i 0 2 ，s i s i 0 2 界面质量好。 此项技术解决了通常键合技术所具有的两个局限性。首先是顶部硅膜的均匀性由注 入的均匀性和以后的化学机械抛光所决定，由于这两个过程的控制精度相当高，使得单 片厚度偏差均小于1 0n n l ，而与硅膜厚度和片子的尺寸无关。其次，顶层硅单晶薄膜是 在低温下制成的，即在热退火之前顶层硅膜已形成，因而可用干涉法检测微空隙。 智能剥离技术不仅适用于s o i 衬底的制作，同时也可以实现多种材料的分裂，这 就为不同的绝缘材料以及绝缘体上薄膜的多样性提供了可能( 例如硅石英就是采用这项 技术制作的) ，像s i c 、g a a s 这样的半导体也可以用作器件层，这就为某些特殊应用领 域里的器件，如射频器件、抗辐射器件以及功率电子器件的结构优化提供了更多的可能 性。 1 3 3s o i 技术存在的问题和挑战 s o ic m o s 是全介质隔离的、无闩锁效应、有源区面积小、寄生电容小、泄漏电流 小、能工作在各种恶劣环境中，因此s o ic m o s 具有优越的性能，广泛应用于抗辐照电 路、耐高温电路、亚微米及深亚微米v l s i 和低压低功耗电路。虽然s o i 技术有着诸多 体硅不可比拟的优点，而且人们相继制备出性能良好的s o i 器件和电路，但要成为芯片 制造业的主流技术，还必须解决好下面几个问题。 1 ) 缺乏低成本高质量的s o i 材料 s o i 技术在材料的选择上非常严格t 用于制造m o s 晶体管的硅必须是结晶状态的 硅，而使用的绝缘体( 二氧化硅) 也必须非常纯净，不能有一丝杂质，否则无法阻止电 子的流失，从而使s o i 技术失去了意义。提纯二氧化硅在技术上有一定的难度，这同样 会使芯片的制造成本增加。 2 ) 制造技术中仍存在问题 s i m o x 材料最新的趋势是低剂量，虽可降低成本但埋氧层的厚度限制在8 0 1 0 0 n m 内。另外s i m o x 面临的最大的问题是要使用非标准的仪器设备和高于1 3 0 0 1 2 的热处理 过程，这使得制备大面积( 3 0 0 m m ) s i m o x 材料较为困难。键合技术虽可以得到接近 8 第一章绪论 硅的高质量硅膜，且能得到较大的埋氧厚度和硅膜厚度。但硅膜的减薄和成本的高昂是 该技术发展的障碍。智能切割技术虽然比较完美，可是目前控制工艺还不完善。 3 ) s o i 器件本身存在的寄生效应 浮体效应是s o i 器件特有的问题。到目前为止，人们对s o i 的浮体效应以及浮体效 应导致的寄生双极管效应、飚l l l ( 效应、记忆效应、迟滞效应、阈值电压的浮动等对实际 电路的影响和如何克服这些影响的研究还有待进一步深入。浮体效应不仅会严重影响模 拟电路的特性，而且还会导致数字电路的逻辑失真和功耗增大，所以部分耗尽( p d ) s o ic m o s 技术在实际电路应用中还需改善性能。 4 ) 配套环境还不完善 s o i 器件是一个五端器件( 栅、源、漏、背栅、衬底) ，目前，e d a 工具中的器件 模型大多是四端的体硅器件，人们对s o l 器件特性缺乏深入的了解。为了正确描述晶体 管性能，需要有更为精致的物理模型，其中包括由于体充放电、浮体效应、双极晶体管 效应、双栅工作机理、量子效应、自加热效应以及短沟道所引起的瞬态效应等。 精确s o im o s 器件模型的缺乏，s o ic m o s 电路设计的方法学和s o ie d a 工具的 不完善等因素都制约着s o i 技术的快速发展。 1 3 4s o i 技术未来展望 尽管s o i 技术还存在着一些亟待解决的问题，但是不可否认，s o l 技术和传统技术 相比具有无可比拟的优越性，s o i 技术成功地在航天航空等领域的广泛应用使人们看到 了s o i 技术广阔的发展前景。 s o l 材料无论在质量方面还是在成本方面都取得了十分巨大的进步，目前国际上 s o i 材料的主流制备技术是s i m o x 和s m a r t c u t 这两种。s i m o x 材料的最新趋势是采 用较低剂量注入后高温热氧化处理技术，这种新技术可以显著改善项部硅层的质量，并 能够降低s i m o x 材料的成本，但较低的氧注入剂量将埋氧层的厚度限制在8 0 1 0 0 n m 的 范围内。s m a r t c u t 技术成功地解决了键合s o i 中硅膜减薄问题，可以获得均匀性很好 的顶层硅膜，且硅膜的质量接近于体硅。剥离下来的硅片可以作为下一次键合的衬底， 大大降低了成本。预计该技术将最有可能成为大批量生产低成本、高性能的s o i 材料。 低压、低功耗的c m o sv l s i 是s o i 技术的主要应用市场。近几年，在s o l 衬底上 已制作出1 6 md r a m ，5 6 0k 门阵列等高端产品。在微波应用方面，采用s o i 材料已制 作出预定标器和锁相环电路( p l l ) 。这两种电路可工作在兆赫区域，功耗仅为几毫瓦， 非常适合于便携式通信产品，如寻呼机、移动电话和个人数字助手( p d a ) 。随着低压、 低功耗集成电路市场份额的明显增加，s o i 技术已成为制造低压、低功耗芯片的主流技 术之一。 在c m o ss o i 电路方面，i b m 对s o i 技术下了很大工夫，正准备凭借配合使用铜连 接线技术和s o i 技术在今后微处理器领域独树一帜。目前，i b m 己在0 1 5 微米的 c m o s 7 s 制造过程中采用s o l 技术和铜连接线。i b m 重要合作伙伴德州仪器和摩 9 江南大学硕士学位论文 托罗拉也明确表示将会在未来的芯片生产上使用s o i 技术。所有的这些都表明s o i 技术 正处在一个新的快速发展阶段，s o l 技术是芯片制造业一块重要的里程碑。 1 4 本论文的主要工作及技术要点 本文的主要工作是研究s o is r a m 的设计问题，并结合实际工艺水平设计了一款采 用1 0 9 m 部分耗尽s o i 工艺的2 k 位的异步s o is r a m 电路。本文重点研究了影响部分 耗尽s o l 器件性能的浮体效应和瞬态浮体效应。在研究器件性能的基础上，设计了2 k 位的s o is r a m 电路，对s r a m 的体系结构、存储单元、灵敏放大器等核心设计内容 进行了研究与探讨，重点探讨了浮体效应对s r a m 电路性能的影响以及抑制浮体效应 的方法。 本文的创新点是( 1 ) 深入研究浮体效应、瞬态浮体效应和瞬态特性以及浮体效应 对电路特性产生的影响，特别是浮体效应对s r a m 电路性能的影响，包括寄生双极晶 体管效应，“f r i s tc y c l e ”效应及其对灵敏放大器单元造成的动态不稳定性的影响。( 2 ) 提 出采用不同于传统体接触方法的动态体放电技术，这种方法克服传统体接触的不足，充 分利用浮体效应带来的动态阈值，提高了电路速度。 本文共分为五章。第一章总结了s o i 技术的发展历程、发展趋势及其所面临的巨大 挑战。在这一部分中，重点总结了s o l 技术相对于传统体硅技术的优越性，s o l 材料制 备方法，以及s o l 技术在抗辐照、耐高温、高速、低功耗、低压等领域内的应用和进展。 第二章对s o lc m o s 器件的性能进行了详细的研究，包括器件的背栅效应、浮体效应、 自加热效应等，重点研究浮体效应、瞬态浮体效应、瞬态特性以及浮体效应对电路特性 产生的影响。第三章分析了s o i 技术应用到s o ls r a m 电路上获得的优势，并设计了 一款2 k 位的异步s o ls r a m 电路，包括s r a m 的逻辑结构设计、存储单元设计、存储 器阵列的设计、及读写电路等外围电路的设计。完成了存储阵列、控制电路、外围电路 的时序设计、原理图设计、版图设计，并且通过了d r c 、l v s 检查。并针对s r a m 电 路进行了模拟仿真。第四章研究了抑制浮体效应的方法，包括体引出工艺、抑制浮体效 应的工艺途径以及从电路设计上降低浮体效应的方法，其中体引出工艺包括：传统的体 接触方法和改进的体接触方法。同时，对体接触的效果进行了研究，分析了体接触产生 的体串联电阻对电路性能的影响。第五章对论文进行了总结。 1 0 第二章s o l c m o s 器件 第二章s o lc m o s 器件 2 1 部分耗尽( p d ) 与全耗尽( f d ) s 0 1 器件 根据硅膜厚度和硅膜中掺杂浓度的情况，可以将s o lm o s 器件分为部分耗尽( p d ： p a r t i a l l yd e p l e t e d ) 和全耗尽( f d - f u l l yd e p l e t e d ) 器件，如图2 1 所示。 l g a t e l s 叫憎靥 ， 、 、 o ： b u r i e d o x i d e ， s 卜s u b s t r a t e l g a t e i s o u 啪2 胡。偿n r ：j 一。 ：+ ：。b u r i e do x i d e ，：、： ， 7 s i s u b s t r a t e 图2 1p d 和f ds o im o s 器件剖面图 ( 1 ) 部分耗尽s o i 器件 利用s o l 材料发展起来的最常见的器件为部分耗尽s o l 器件，其硅膜厚度t s i 2 x d m 舣 ( ) ( d m 默为栅下最大耗尽区宽度) 。耗尽电荷是受前栅或者背栅，或者两个栅一起控制的， 两个栅的影响不会互相交叉，这是由于正背界面形成的耗尽区之间存在着一个中性区。 p ds o l 器件的优点在于，若该器件的体区接地，则器件的设计和工作原理与体硅 c m o s 器件非常接近，大部分标准的体硅等式和设计参数都是可以通用的。如果不接地 的话，那么由于p ds o l 器件中过量空穴积累在体区出现的浮体效应会对器件性能产生 不良的影响。在器件开启并且体区充电后，这一效应会引起晶体管i v 曲线翘曲( 称为 鼬n k 效应) ，还会引起器件源漏之间形成基极开路的寄生双极晶体管效应，并且会影响 器件的瞬态特性，出现瞬态漏电、记忆效应、漏端电流正向过冲或负向过冲等。 下面列举了一些解决浮体效应的方法( 详见第四章) ： 1 ) 最容易的方法就是在设计中以牺牲芯片面积来增加体接触，使电荷能够从体区 中流走。体接触方法，可以有效抑制浮体效应和减小瞬态b j t 电流。体接触的有效性， 即体接触电阻的大小，与体接触方式、工作温度以及源、漏、栅电位强烈相关。目前， p ds o l 的s p i c e 模型中尚未引入体接触电阻的计算。所以，即使使用了有体接触的器 件，也必须全面谨慎地进行模拟工作。 2 ) 在晶体管体区形成一个与源端直接相连的接触，从而阻止电荷的积累。该方法 虽然能消除衬底浮置效应，但却使得器件结构复杂化。 3 ) 实际应用中发现，当电源电压降低到一定程度时可以消除衬体效应。 4 ) 控制硅层的禁带宽度，使源端带隙变窄，从而使空穴流入源区的能力增强。通 江南大学硕士学位论文 常在硅层中注入锗，可使带隙减少，空穴电流增加 5 ) 最近很吸引人的一种部分耗尽器件是动态阈值晶体管( d t m o s ) 。在这种结构中， 栅和体接在一起，当栅电压上升到弱反型的时候，体电势同时升高，从而使得阈值电压 降低。这种d t m o s 器件可以在较低的电压下获得较大的驱动电流，同时器件的关态电 流非常低，非常适用于低压、低功耗方面的应用。 ( 2 ) 全耗尽s o i 器件 全耗尽s o im o s 器件制作在很薄的表层硅上，硅膜厚度小于栅下最大耗尽区宽度， 以保证晶体管中的沟道区全部被耗尽。由于沟道区被全耗尽，因此降低了沟道区的电场， 从而降低了热载流子效应和短沟道效应并使得晶体管的驱动能力增强。除了上述优势以 外，由于在这种情况下源漏结周围是氧化层而不是硅层，而氧化层的介电常数低于硅， 因此全耗尽s o im o s 器件的源漏寄生电容也减小。低压全耗尽s o ic m o s 电路与相应 体硅电路相比具有更高的速度和更小的功耗，更适合高速低压低功耗超深亚微米集成电 路。 表2 1 对部分耗尽( p d ) s o i 器件和全耗尽( f d ) s o i 器件的性能进行了比较1 1 3 】。 p df d 工艺 + 多阈值电压 + 短沟道效应 + 体接触 + k i n k 效应 + 历史记忆效应 + 表2 1p ds o i 与f ds o i 结构性能比较 ( “+ 表示性能更优) 2 2 背栅效应 在体硅c m o s 器件中，背栅偏压会在衬底中引起耗尽层宽度的变化。对于体硅 n m o s 器件，如图2 2 左图所示，当器件的背栅偏压变得很负时，栅下耗尽宽度展宽， 因此必须增大栅压来形成栅氧下的反型层，即阈值电压增大。 对于s o i 器件，如图2 2 右图所示，由于隐埋氧化层分隔开了器件和衬底，因此相比 体硅而言，背栅偏压的影响很小。 1 2 笙兰羔型q 璺矍堡 图2 3 示出了体硅、p d 和f d s o i 器件的背栅偏压与阈值电压的关系【1 4 l 。从图中可 以看出，对于f dn m o s s o l 器件，当背栅偏压下降时，阈值电压增大。与体硅器件相 比，其背栅效应要小得多。而p ds o i 器件由于中性体区的存在，基本屏蔽了背栅偏压 的影响，其背栅效应小于全耗尽器件。 9 幽 脚 甥 墨 背栅偏压i v ) 图2 3 体硅、p d 和f ds o i 器件的背栅偏压 与阈值电压的关系 背栅偏压不仅对器件的阈值电压会产生影响，而且会改变器件的状态。在某些情况 下，背栅偏压的变化会使一个器件从p d 工作模式转变为f d 工作模式。图2 4 示出了 沟长为2 岬的s o i n m o s 器件( 其中前栅氧厚度为1 0 1 啪，埋氧层厚度为3 8 0 啪，硅 膜厚度为7 9 i r u n ) 在不同背栅偏压下的转移特性曲线1 1 5 】。 图中此器件处于f d 和p d 之间，在不同的背栅压下，该器件的工作模式在f d 和 p d 之间变化。当加负背栅压时，该器件为p ds o l 器件，在这种情况下，背栅偏压对器 件阈值电压的影响很小；当背栅压为正时，该器件为f ds o l 器件，背栅压影响比较严 1 3 江南大学硕士学位论文 背偏压v ) 图2 4 不同背栅压下s o in m o s 器件的转移特性曲线 2 3 浮体效应 s o l 器件和体硅器件之间最主要的区别在于，s o i 器件中顶层硅膜相对于衬底是浮 空的，引起“浮体效应”。作为s o i 器件的固有问题，浮体效应引起k i n k 效应( 翘曲效 应) 、寄生双极晶体管效应、反常的亚阈值斜率、器件阂值电压漂移等等。这些效应不 仅会降低器件增益，导致器件工作不稳定，还将使漏击穿电压减小，并引起单管闩锁效 应，带来较大的泄漏电流导致功耗增加。由此可见，浮体效应严重影响了s o i 器件的性 能，阻碍了s o i 电路的发展。 在进入深亚微米领域后，随着器件尺寸的不断缩小，f ds o i 器件的阈值电压对硅膜 厚度的灵敏度增大，正背栅的耦合作用使器件短沟道效应严重，而且超薄硅膜厚度均匀 性难以得到保证，给s 0 1 电路的商业化带来极大的障碍，所以p ds o i 器件往往成为s o i 电路的首选。而浮体效应对p ds o i 器件的影响更为严重，因此抑制浮体效应成为s o i 技术的研究热点之一。 浮体效应对s o l 器件和电路的影响 对于p ds o l 器件，硅膜厚度大于2 x 如戤，正、背界面的耗尽层之间存在一块中性 区域。由于s o i 结构中隐埋氧化层的隔离作用，使之处于电学浮空状态，这种浮体结构