（模式识别与智能系统专业论文）ls_risc中加法器的研究.pdf

华中科技大学硕士学位论文 摘要 燕法器怒壅篓鍪鲞孛豹重要鼯律，隧着入 | 、j 对麓意麓理速度豹要求越来越 寒，对处理器性能的要求也越来越裹，因藤需要设诗更裹性裁的套i 法器以潢足蔫 要。本文按照全定制设计流程从各个方面讨论了加法器的设计。 文中首走讨论了答辩结擒懿鼻鞋法器，翅 亍波遴整趣法器，先行进霞攘法器， 跳跃进位加法器，进位选择加法器，条件和加法器等，分析了他们的设计思 您和结构特点，然后根据我们的设计特点选择先行进位结构作为加法器的设计方 案；然惑遘谂了备秘毫路形式静特点，并针对我稍先行进位黧法器分两都分一 全加器和进键链分别进行了电路形式选择和优化，并通过仿真，证明了电路 优化设计的效果；下面讨论了集成电路的低功耗设计问题，并将其应用刹加法器 i 蔓诗串；然翳讨谂了集成电路静可测瞧闯麓，并根据先行进位舾法嚣，对s t u c k a t 故障设计了秽澳4 试量，共考虑可以用边界翅攘测试方法对其进行测试；爨后 讨论了集成电路的设计规则检查，寄生效应等于版图设计有关的几个问题，并根 锯以上的电路最终设计出版图，并进行了验证和寄生参数提取的工作。 在加法器的设计中，总是从设计的各个层次( 结粕，电路，版图) 对设 f 进 行优化，以达到最佳的面积、速度、功耗的平衡点。这里设计的加法器可以用于 我镪戆l s _ e d s c 串，溺靖这里讨论熬设诗慝怒秘方法对巯理器中数据路径的英毪 部分设计有一定的参考价值。l ， 。 关键运：德露连i 汹法器；c m o s 电路，终竣瓣毫爨 劝态逛爨j 羝功耗设诗 可测硅设计版闵寄鼙戮 华中科技大学硕士学位论文 a b s t r a c t a d d e ri sa l le s s e n t i a l p a r ti nm i c r o p r o c e s s o r t h ea d d e rb e c o m e sm o r ea n dm o r e u n p o r t a n tw i t ht h er a p i dd e v e l o p m e n to fm i c r o p r o c e s s o ra n di n t e g r a lc i r c u i t s t h i s p a p e r d i s c u s s e st h es e v e r a la s p e c t so ft h ea d d e r d e s i g ni nt h ev i e wo ff u l l c u s t o md e s i g n t h i sp a p e rd i s c u s s e ss e v e r a lt y p e so f a d d e r ss t r u c t u r e s ，f o r e x a m p l e ，r i p p l ec a r r y a d d e r ，l o o k a h e a dc a r r ya d d e r ，s k i pc a l t ya d d e r ，c o n d i t i o n a ls u ma d d e ra n ds oo n t h e l o o k a h e a dc a r r ya d d e ri sc h o s e n b vc o m p a r i n g t h ec h a r a c t e r so f k i n d so f a d d e r sa n d a n a l y z i n gt h er e q u i r e m e n to f m i c r o p r o c e s s o rp e r f o r m a n c e t h e nt h ef u l la d d e rc i r c u i t s a n dt h e c & r l yc h a i nc i r c u i t sa r ed e s i g n e da n do p t i m i z e d s e p a r a t e l y a n d t h ee f f e c to f o p t i m i z a t i o ni sp r o v e db ys i m u l a t i o n t h e1 0 w p o w e rd e s i g na n dt e s t a b i l i t yd e s i g ni s d i s c u s s e da n d a p p l i e d t ot h ed e s i g n o f a d d e r f i n a l l yt h el 驾v o u to f a d d e ri sd e s i g n e da n d t h ep a r a s i t i cp a r a m e t e r so f l a y o u ta r ee x t r a c t e d i i lt h ec o u r s eo f d e s i g na l la s p e c t so f a d d e r n e e dt ob ec o n s i d e r e da n d o p t i m i z e di n o r d e rt oo b t a i nt h eb e s tp o i n t o f a r e a , t i m i n ga n dp o w e r t h i sa d d e rc 翘b eu s e di no u r l s r i s c ，a n dm o r ei m p o r t a n tt h ed e s i g nt h i n k i n ga n dm e t h o dm a yb ev a l u a b l ef o rt h e 1 ) t h e rp a r t sd e s i g ni nm i c r o p r o c e s s o r d a t a p a t h k e yw o r d s ：l o o k - a h e a dc a r r ya d d e rc m o sc i r c u i t p a s s i r a n s i s t o rc i r c u i t d y n a m i cc k c u l tl o w p o w e rd e s i g nt e s t a b i l i t y d e s i g n l a y o u tp a r a s i t i cp a r a m e t e r _ 一 华中科技大学硕士学位论文 1 i 研究背景和意义 l 绪论 涟蔫镶患桂会静到来，人们对信惠处理速度的要求越来越高，特嗣是对图 像、语音处理的髓力。而在这方面我们国家还比较落后。所以，为了在航天和军 事领域提高现代化和国产化水平，在“十五”期间，西安微电子技术硬究所承担 r 国家“专用3 2 位浮点r i s c 实用化研究”的任务“”。 在我 f jr i s c 的设计中，采用了三缀流水线和l o a d s t o r e 结构，主要计算均 在定浮点a l u 中完成。而在这其中，加法器无论是在定点，还是浮点计算( 浮点 实际上怒通过定点计算来完成的) ，以及程序计数器中都楚一个很重要的部件， 所以，设计一个延时、斌积都较优的加法器对整体性能的提裹缀重要。 嗣时，由于加法器是数据路径中共型翡单元，狠多关于电路形式、面积、速 度、功耗的研究都楚戳加法器为铡，所以它的设计对数据路径其他部分的设计思 想和设计方法都有很大的借鉴价值。 1 2 研究发袋概况 加法是数学计算不可缺少的组成部分，所以自从有数字计算的思想开始，对 “计算机如何完成加法计算”这个问题的研究就从没有间麟过从算法，逻 辑，到电路，以及各神物理实瑷。 从功能上看，热法器从翠麓韵8 位，1 6 位，到现在豹6 4 位，1 2 8 位，从简 单的二进澜数加法器，到现在为完成各种复杂算法而设计的特殊加法器；从形式 l 存行波进位加法器，跳跃进位加法器，进位选择加法器，先行进位加法器， 以及冗余码表示的期法器；从电路上，蠢用动态电路实现，如各耢d o m i n o 逻 辑，d c v l 电路，也鸯用静态电路实现，毽括标准c m o s 毫路，以及各种传输管电 路；嗣对，各种粥奁计算机设计中的方法谗嗣蓟了加法器的设计中，如流水线加 法器等。另一方面，随着技术和应用的发展，加法器的设计目标也从单一的速度 要求，至0 现在对颇积、功耗以及可测性的综合考虑。 1 3 设计目标和主导思想 在我们r i s c 中加法嚣的设计不仅要考虑速度、面积、功耗积v l s i 实现毂阅 遂，同时，由于加法器是在定浮点a l u 中使明，翳以还灌要考虑与定浮点a l u 华中科技大学硕士学位论文 有关的一些问题1 3 】，如：完成定浮点a l u 中的一些功能浮点加减的尾数计 算，浮点数与定点数之间的转换这些决定了尾数运算的码制和所需的位数： 同时还要考虑在这些功能实现中需要的信号浮点加减的前导0 l 逻辑需要每 位的p ，g ，z ，c 信号，浮点条件传送需要在条件成立时尾数直传。 我们是采用全定制的设计方法，主要设计思想是在满足功能要求、可实现性 手口尽量稳定的前提下，从逻辑、电路到版图逐级优化设计，寻求一个速度、面 积、功耗都尽量优化的加法器。 1 4 内容安排 本文的内容安排如下： 第1 章是绪论，说明了课题来源和意义，对加法器设计的发展情况进行了介 绍，然后说明了设计目标和主导思想，并介绍了本文的内容安排。 第2 章介绍了各种结构的加法器，讨论了他们的设计思想、实现特点等问 题，并通过比较，选择先行进位加法器结构作为我们加法器的方案，后面将针对 这种加法器展开讨论。 第3 章分析了各种电路形式的优缺点，并对加法器的全加器和进位链部分分 副选择了合适的电路形式。 第4 章将加法器分为全加器和进位链两部分，从电路级进行优化考虑，前者 l - 要是从速度、面积和功耗的方面考虑选择合适的电路结构；后者主要是针对提 高速度进行电路优化。最后，通过仿真，比较了优化前后的效果。 第5 章讨论了加法器低功耗设计的方法。首先，从功耗来源开始分析，并讨 沦了各种电路形式的功耗，然后，介绍了一般的电路级的低功耗设计方法，并针 对我们的加法器提出了一些降低功耗的方案，最后，通过仿真，对功耗进行了估 汁和比较。 第6 章从可测性设计的基本概念和方法开始，讨论了可测性设计的一些方 法，并介绍了一种测试加法器s t u c k a t 故障的方案。 第7 章是关于加法器的版图设计，主要介绍了版图设计规则和检查方法，并 分析了寄生效应的产生，对电路性能的影响，以及减小寄生效应的方法，然后讨 论了加法器的版图设计，最后，介绍了基于库的版图自动生成方法。 第8 章讨论了加法器设计对数据路径设计的借鉴意义。 第9 章对全文进行了总结，并提出了下一步工作的方向。 2 华中科技大学硕士学位论文 2 加法器结构的比较和选择 加法器有各种结构：行波，跳跃进位，选择进位，先行进位等，所以加 法器的设计首先要确定其结构形式。下面将从加法器原理开始，讨论了几种主要 如法器的设计思想，结构，实现特点，以及速度和面积的估计，并通过比较，选 择先行进位加法器结构作为我们加法器的方案。实际上，加法器的性能与所采用 的电路有很大关系，历以这里只是初步的比较和选择。 2 1 加法器原理 在计算机中，数据是用二迸制表示的，所以在加法器设计前必须明确我们所 用的码制。在l sr i s c 中，定点数包括用补码表示的整数和无符号序数，浮点数 的尾数是原码表示，指数是用偏移的补码表示。定浮点运算都是在定浮点a l u 中完成的。而出于设计和实现上的考虑，设计时统一转换成补码数计算”j ，所以 f 面的讨论基于二进制补码数的加法。其他还有利用冗余码表示的加法器【l ，这 翟不再一讨论。 2 1 1 加法的定义 对一位加法，设a 。、b i 分别是被加数和加数，c 。c o u t 分别是低位进位和向高 位的进位，s i 是和，根据二进制数加法运算规则，其真值表如下： 表2 1 二进制加法的真值表 a b ， c i “s -c w 00000 o0llo 010l0 0l10l 10010 l0lol l10o1 llll1 所以，一位全加器的逻辑如下： j ，= a i06 f0 ( 2 1 ) c l + l2 口一。b 。+ ，o 缸c 。 ( 2 2 ) 将n 个这样的位加法器连起来，就可以完成n 位的加法计算。 华中科技大学硕士学位论文 2 1 2 补码数加减 一个1 3 位的二进制补码表示的数x 定义如下： x 。f 2 一x ( 2 3 ) 补码数的计算规则： a + b = a + b * ( 2 4 ) a b = a + ( 一b ) * = a + 一b ”( 2 5 ) 可以看出，补码表示的好处是加减法都可以通过加法来实现，同时符号位也 作为操作数的一部分参加运算。 2 2 几种加法器结构的讨论 加法器结构对加法器性能的影响很大，下面将讨论几种主要加法器的设计思 想和结构。 2 2 i 行波进位加法器 这是最基本的加法器结构，由p - 个全加器级联组成，由低一级的进位信号产 生本级进位，形成所谓的“进位链”。其结构图如下： a 0b o p a 3b 3 图2 1 行波进位加法器结构图 这种加法器结构简单，延时0 ( n ) ，面积0 ( n ) ，是其他各种加法器比较 的基准。 2 2 2 先行进位加法器及l i n g 型加法器 1 。设计思想 从( 2 2 ) 式，我们定义进位传递信号只= d 。o 玩，进位产生信号& = a l 缸， 这样，我们就得到： 4 扩 b r 1 0 一 ，砭礼申 华中科技大学硕士学位论文 c 。= g ，l 十p ，1 - c ；一l ( 2 6 ) 通过上式迭代。得到： t = g 卜i + e l g 卜2 + + p 。1 p 卜2 一p 。c o ( 2 7 ) 从上式可以看出，进位售号不需要像行波邀位那样逐级串嚣产生，露可以 錾 低位的p i 、g l 、c o 通过两级门“暾接”产生，这就是“先行进位”的思想。 2 。实现 实际上，由于扇入、扇出、以及布线的限制”1 ，当加法器位数n 较大时，不 能赢接如上式实现，而需要分组。以1 6 位加法器为例，分成4 个4 位组。4 位组 走镣位翡c ；按( 2 7 ) 式实瑗；鬻为了掘扶4 使组润进位的产生，也溺先幸亍进 位的方法，这就需要每个4 位组提供该组的进位传递信号p p 觏进使产生信号 ( ；g ： 尹只t + 4 = p 4 k + 3 p 4 k + 2 p 4 p 4 ( 2 8 ) g g 女+ 4 = g 娃砖+ p 4 k + 3 9 + 2 + p 4 k p 4 k + 2 9 l “ + p 妊+ 3 p 4 k + 2 p 4 i + 1 9 4 i ( 2 9 ) 然后再将这些4 位组的p p 、g g 信号通过与4 位组类似的先行进位链连接， 产生各巍的c “ o = g g 4 + 尹只l c 。( 2 1 0 ) c 8 = g g s + 皿g g 4 + p 只嵋c 。( 2 1 1 ) c 1 2 = g g l 2 十邱2 g g 8 + 阴2 p 只g g 4 + p 8 2 鹧鹧吒( 2 1 2 ) 其结梅整妊下： 酗2 21 6 位竞行进靛加法器豹结构潮 先行进位加法器的延时o ( 1 0 9n ) ，恧积0 ( n l o gn ) 。 3 l i n g 的改进方法 在文献嘲中，酋先定义了一个新的信号 珏： 只= c t + c f + l ( 2 1 2 ) 经过拄导褥： 一。_ _ _ _ _ _ h _ _ 。_ _ _ _ _ _ _ _ - _ _ _ _ _ _ _ _ _ _ _ _ _ - _ h _ - _ _ _ _ _ _ _ _ - _ _ _ _ _ _ _ _ 一 华中科技大学顽士学位论文 e = g ，十t 一，够一l ( 2 1 3 ) 其中f = 口+ 6 f 。并推导s 的表达式： s ：= ，$ 掰。+ g ，f ，_ 1 翟一t ( 2 1 4 ) 可以看出，s i 的产生较复杂，但比较c ；， i 鸵表达式： 墨女+ 4 = 9 4 i + 3 + 9 4 “2 + 气女+ 2 9 4 i + + 以# + 2 f 4 “ 9 4 + f 4 k + 2 1 4 女“f 4 娥女( 2 。1 6 ) 可以发现h 的产生比c i 简单，这是由于h “的系数只有( i 1 ) 项的信号。因 此h j 的简单补偿了s i 的复杂，减少了扇入、扇出和逻辑门数，可以提高进位链的 这发，这歪爨该方法懿特殊靛辑在。 2 2 。3 魏跃遘往翔法器 漫许愚怨 以受嚣遴位攘法器豹4 经缝为铡，蛊0 。= g 4 ；。+ 只。c ；。酉翔，有两条避位 路饪： 只t + 4 = p + 3 p 4 + 2 p 4 m p 4 女( 2 1 7 ) g 4 女+ 4 = 9 4 # + p 4 t + 3 9 4 + 2 + p 4 l 钉p 4 + 2 9 4 i + i + p 4 k * 3 p 4 h 2 p 4 “9 4 t 1 ，其他信号为1 的上升延时进行仿真，结果如下表： 表3 1p p 信号的仿真结果 标准尺标准尺n 管的n 管的n 管的加大反改变逻 寸( p o寸( p o宽度改宽度从宽度从相器的辑组合 从最下从最上为4 u m上到下上到下p 管尺( 标准 面的n面的n依次增依次减寸8 u m尺寸) 管输管输加小 入)入) t r = l2 0 32 0 4o 7 61 4 21 4 61 9 41 6 4 t r = 22 1 32 2 00 7 l1 _ 3 21 5 32 0 71 6 8 t r = 3 2 3 72 4 6o 8 60 9 61 7 82 3 l1 8 5 时间单位：i i s 华中科技大学硕士学位论文 从上述仿真结果可以看出： 1 ) c r 的影响：在上述三种t r 下，乞p 还是保持单调，所以对仿真结果t p 取均值 即可。 2 ) 各种优化方法：加大级内或级间晶体管尺寸的方法在减小延时的同时，也加 大了版图中该门的高度，而由于这个门是4 位组中最复杂的门，加大它的高 度等于加大了整个4 位组的高度( 因为要保证扩散区高度一致) ，所以从面 积的角度来说应该尽量避免。改进逻辑组合和改变输入信号位置的方法代价 不大，而对速度提高的效果较明显，所以可以采用这种方法对p p 信号产生电 路进行优化。 同样，按上面对p p 信号延时的优化方法，对d 。1 6 、d 尸6 。的产生逻辑， 殴所有进位传递信号p 为1 ，进位产生信号g 为0 ，c o 从0 - ) 1 ：同时，可以通过 用两级与非、或非门实现的方法来改进逻辑。仿真结果如下： c 。从最下面的n 管c 。从最上面的n 管改进逻辑组合 输入输入 t r = 13 8 33 8 53 7 4 t r = 23 9 44 0 23 8 0 t r = 33 9 94 1 33 9 3 时间单位：a s 可以看出，改进逻辑组合和改变输入信号位置的方法代价不大，而对速度提 高的效果较明显，所以可以采用这种方法对g g 信号产生电路进行优化。 需要说明，优化是建立在精确提取的参数和延时模型的基础上。上面的优化 并没有考虑寄生参数和互连线延时的影响，是不完全的，应该在版图设计完后， 提取寄生参数，后仿真，再优化。 3 4 r i s c 中其他部分电路的选择 在我们的r i s c 设计中，从面积、 巨补c m o s 实现的。也有一些部分， 路形式，下面分别说明： 速度、功耗、稳定性的考虑，大部分是用 由于功能和逻辑上的特点，需要选用其他电 1 选择器：用传输管逻辑实现可以减小面积，速度也较快。 2 移位器：与上相似，用传输管逻辑实现可以减小面积，速度也较快。 3 总线采用预充电结构，这是由于总线负载较大，而速度要求高，如果用其他 电路，充放电时间很长，而采用预充电结构，可以是充电时间减小到接近0 ， 而放电时间通过加大放电电流来减小，且面积较小。 华中科技大学硕士学位论文 4 浮点部件中全0 、全l 判断逻辑采用预充电结构，这是典型的“宽”或门电 路。如果用互补c m o s 电路，不仅面积很大，而且由于体效应，很难保证输 出电平足够高或足够低，所以必须用预充电结构。 3 5 小结 本章对几种典型的电路形式进行了介绍，并综合考虑，选择传输管电路和静 态c m o s 电路作为我们加法器的电路选择方案。并对进位链电路从各个角度进行 了优化设计，通过仿真，得到了较好的结果。 从本章的分析可以看出，电路形式于逻辑设计有关，对性能有很大的影响 所以在设计微处理器，特别是在设计数据路径是要仔细考虑，权衡选择。 一 2 6 华中科技大学硕士学位论文 4 加法器的低功耗设计 本章从功耗来源开始分析，讨论了一般的电路级的低功耗设计方法，然后针 对我们的加法器进行了一些降低功耗的考虑，最后概述了低功耗设计的发展方 向。 4 1 低功耗设计的意义 随着应用的发展，一方面，更高性能的计算要求使芯片上集成的元件数越来 越多，而集成度的上升导致散热成为很大的问题；另一方面，便携性要求芯片体 积更小，重量更轻，使用时间更长，因此，低功耗设计成为当前研究的热点。 同时，功耗的降低可以提高了芯片工作的可靠性( 可靠性与温度有关，温度 越高，芯片越容易损坏) ，并使封装、冷却的成本下降。 4 2 功耗分析 下面对静态c m o s 电路、传输管电路、动态电路的功耗情况分别分析。 4 2 1 静态c m o s 电路 1 静态功耗 静态功耗指电路在稳态输出时的功耗。由于在稳态时，c m o s 电路的n 或p 管树不同时导通，这时c m o s 电路只有一条通过n 或p 管树到电源或地的通 路，所以此时流过晶体管的电流很小，包括漏电流和亚阈值电流： 1 ) 漏电流是由m o s 器件中形成的反偏= 极管电流产生的，与材料、偏压大小， 电流密度，以及面积成正比。 2 ) 亚阈值电流是栅电压低于v t ，沟道处于弱反型时，通过晶体管的电流。该电 流与( v g s - v t ) 的指数成正比，与v d s 无关，而且，随着电源电压的减小，亚 阈值电流对电路的影响更大。 上述两种电流都与温度有关，温度上升，电流变大，静态功耗增加。 2 动态功耗 动态功耗分两部分：对负载电容充放电引起的功耗和短路电流引起的功耗： 1 ) 负载电容充放电引起的功耗不仅与负载大小有关，而且受电路开关行为的影 响，开关率高，功耗大( 关于电路开关行为的分析见下一节) 。 华中科技大学硕士学位论文 2 ) 短路电流引起的功耗是当电路的n 、p 管树同时导通时，在电源和地之间存在 直流通路，产生功耗。该功耗与t r 、t f 有关：当输入缓慢，负载小( 即输出较 缓慢) 时，两个管子同时处于导通状态的时间长，功耗大：反之，当输入快， 而负载较大( 即输出较缓慢) 时，功耗小。所以出于降低短路电流的考虑，要 求t 阿f ，但是若t f 太大，对下一级来说需要更大的t f 来使短路电流较小，这 对速度不利，所以，在电路设计时，尽量使t r = t f 以最大限度减小短路电流 引起的功耗。 ( 说明：在e d a 库中，单元的尺寸总是较大，以“足够”驱动下一级，这会增加短路电流 引起的功耗【3 0 l 。) 3 开关行为： 前面计算的都是电路在一次开关过程中的功耗，在实际中，电路并不是在任 何输入时，输出都会发生变化，只有在输出变化时，才有动态功耗。所以应该考 患所谓“有效频率”肝 萨- p o 。1 f ( 4 1 ) 从上式可看出有效的频率与输入信号的概率分布有关，而且还与逻辑和电路 结构有关。如对与非门，当输入a 、b 出现0 、1 的概率都是1 2 ，则输出从0 - ) 1 变化的概率为3 1 6 。对其他类型的电路结构有不同的计算，见【4 j 。同时，上面的 汁算都是假设输入信号独立，如果输入信号存在时间和空间上的相关性【2 引，则 的计算很困难。在实际中，往往用随机输入或m o n t ec a r l o 统计的方法来估计电 路的功耗，这在本章第5 节将会讨论。 4 毛刺： 如果输入信号到达时间不同，且先后到达的信号会对输出产生不同的变化： 即先到的信号必须也能使输出变化，而后到的信号会使输出作相反变化，这时在 输出就会产生毛刺。 这种功耗，在电路级联时影响更大一在数据路径，加法器，乘法器中就有 很多这种级联。 所以综上，静态c m o s 电路的总功耗如下： p w t a ! = 只。+ 蛔。= ( 岫。+ 。d + q 2 厶+ ，刚( 字) 岛( 4 2 ) 其中由负载电容充放电产生的动态功耗是主要的，所以后面的低功耗设计将 主要对q 屹岛中的各项入手。 华中科技大学硕士学位论文 4 2 2 传输管电路 对传输管电路，包括传输门电路、c p l 电路、d p l 电路，他们对一些特殊结 掏，如选择器，异或门的实现很有效。 对c p l 电路，由于减少了晶体管，面积下降，同时由于电容的减小，加快了 速度，降低了功耗。另一方面，由于有电平损失，使下一级p 关不完全关断，产 生静态功耗。这些缺点需要通过加反相器，或反馈器件来解决，但这些方法对面 积和速度不利，并增加了功耗。 d p l 电路晶体管数较多，需要合理安排，才能减小功耗。 4 2 3 动态电路 动态电路与静态电路相比，没有短路电流和毛刺引起的功耗，且由于用到的 晶体管数较少，电容负载也小，对低功耗有利。 但是，动态电路总是需要预充电；同时，由于时钟信号负载大，且在每一相 都要动作，所以在时钟线上的功耗较大；而且由于动态电路的一些特点，如电荷 共享，漏电流等，需要对内部节点充电，或使内部节点电容较大，或增加反馈器 件，这都会增加功耗。 所以，动态电路的功耗一般比静态电路要大。 4 3 低功耗设计 低功耗设计方法很多，可以分为与工艺、器件结构相关和无关的方法：也可 以按系统级、结构级、逻辑级、电路级、物理实现来划分；也可以针对影响功耗 的因素电源电压，负载电容，开关行为，毛刺来划分减小功耗的方法【2 8 3 0 1 。下面将按第三种划分来讨论低功耗设计的方法。 4 3 1 电源电压 电源电压v d d 对功耗的影响较大，且在全芯片都起作用。 由( 4 2 ) 可以看出，减小v d d ，可以降低功耗，但延迟时间t d 也会随之增 加，如下式： ，一 q 疋2 瓦万商厕 所以，为了保证性能不受影响，通常采取下面两种方法，减小v d d 下降对性 能的影响： 1 减小闽值电压v t ： 华中科技大学硕士学位论文 从( 4 3 ) 式可以看出，v t 减小可以部分抵消v d d 减小对t d 的影响，但是， v t 的减小会使电路的抗干扰能力下降：同时在较小的v t 下，亚阚值电流增大， 会加大静态功耗，特别是对动态电路，甚至可能引起错误。所以，出于上述两方 面的考虑，虽然减小v t 可以改善由于v d d 降低引起的性能下降，但v t 不能减小 的太小。 2 采用并行或流水线的方法： 可以通过提高性能的方法，弥补v d d 减小对性能的影响，以加法器为例，如 下图所示： 图4 1 结构对功耗影响的例于( 加法比较) 如图( 4 1 a ) 所示加法器和一个比较器的结构，其功耗为： p 谁。n 。：c o y 乞氏 如果采用如图( 4 1 b ) 所示的并行结构( 可以看出性能没有降低) 。m = ( 2 c 。) ( o 5 ) 2 ( o 5 a ) = o 2 5 气。，。 如果采用如图( 4 1 c ) 所示的流水线结构( 同样，性能没有降低) ，其功耗为 ，其功耗为 0 ，。= c 。( 0 5 ) 2 ，o = 0 2 5 。 从上面的例子可以看出，虽然v d d 减小会使性能下降，但可以通过上述方法 补偿性能下降，而同时减小功耗。 4 3 2 负载电容 电路中的负载电容包括晶体管的源、漏扩散电容，栅电容，以及连线，接触 孔这些寄生电容。下面将从几个方面来讨论减小电容。降低功耗的方法： 1 结构安捧 尽量减少那些共享的、能够重用的结构，这样可以减小这些部件频繁的开 关，同时减小了负载电容，降低了功耗。( 该方法与提高部件共用性的要求相矛 盾，主要看是以面积还是功耗要求为主，需要面积功耗的折衷) 。 华中科技大学硕士学位论文 2 结构形式 同样的功能如果用不同的结构形式实现，可能在晶体管数，布线，以及负载 是否平衡方面都会有较大差异。如加法器：行波进位加法器所需的晶体管数最 少，而条件和加法器、先行进位加法器的晶体管数都较多，对降低功耗使不利的 ( 当然，加法器形式选择不仅考虑功耗，更重要的考虑速度，所以会选择先行进 位加法器) 。 j 电路形式 不同电路形式的负载电容不一样，如c p l 电路，负载电容较小，可以降低功 耗。但要注意，防止由于电平损失引起的下一级静态功耗0 1 , 3 2 1 。 4 晶体管尺寸 在非关键路径上的晶体管的尺寸可以尽量小，减小负载电容。 5 版图 负载电容与晶体管源、漏的面积、周长，以及连线的长度，接触孔的多少这 些寄生效应有关，所以在版图设计时，要尽量减小这些电容。 4 3 3 开关行为 开关行为对功耗的影响在前面已经说明，为了减小开关行为，必须清楚输入 情况，以及电路结构对开关行为的影响，将开关率高的信号安排在靠近输出的位 置，如下图所示： a b ( b ) 图4 2 开关行为对功耗影响的剑子 在上图中，( a ) 、( b ) 功能相同，但行分别为： a ：1 - 0 5 x 0 2 ) ( o 5 0 2 ) = 0 0 9 b ：( i - 0 2 x o 1 ) ( o 2 x o 1 ) = 0 0 1 9 6 可以看到，通过改变逻辑输入位置，使开关率下降。 4 3 4 短路电流 p ( a = 1 ) = 0 5 p ( b = i ) = o 2 p ( c = 1 ) = o 1 减小短路电流除了物理上的方法外，由于短路电流与t r 、t f 有关，可如上所 述，调节晶体管尺寸，尽量使t f t f 这样可以减小短路电流。 毫 ：一孟 华中科技大学硕士学位论文 4 3 5 毛刺 为了减少毛刺产生的额外功耗，应通过使信号通过相同的路径长度的方法， 使信号到达时间一致，有下面几种方法： i 选择较为平衡的逻辑结构：如加法器，由于等待进位信号，使得每位的输出 总存在毛刺，应尽量选择路径长度接近的结构，如先行进位加法器。 2 改变逻辑( 见下图) ： a b d _ 图4 3 毛刺对功耗影响的例子 从上图可以看出，在同样的逻辑功能下，可以使路径延时尽量平衡。注意， 这种方法要对延时进行较精确的估计，而精确的延时需要版图设计完后，提取寄 7 e 参数，后仿真，再进行分析和优化，这个过程是反复的。 3 加缓冲器和调整晶体管尺寸的方法也可以使路径长度平衡。 4 3 5 其他 下面对与工艺相关，系统和结构相关的一些低功耗设计方法进行介绍，详细 的讨论请参见2 9 】： 1 ) 材料、工艺的低功耗优化：s o i 技术可以减小寄生电容和体效应，从而降低功 耗。 2 ) 电源管理：通过关断不工作部分的电源，或根据性能和活动的情况，动态改 变某一部分的电源电压，使该部件能够在满足性能要求的前提下，以尽量低的 电压工作，从而达到低功耗的要求。 3 ) 关于时钟信号：时钟由于在处理器工作的每个周期都要动作，且负载较大， 所以其自身的布局安排，尺寸优化对功耗影响较大。对不工作部分，可以关断 其时钟信号，降低功耗( 注：这种方法与上面电源管理的方法一样，都需要对 功能模块的适当划分，使之在功能上，逻辑和电路上相对独立) 。 4 ) 减少开关行为：在系统级，通过指令执行顺序的优化，地址偏码( 对哈佛结 构有效) ，可以减少开关行为，见【28 1 。 5 ) 系统级：通过算法选择，软硬件划分，以及计算和存储的局部性原则对系统 进行低功耗优化。 华中科技大学硕士学位论文 6 ) 电路：尽量采用静态电路，适当的加入锁存器，并可考虑异步电路和自定时 电路，这些方法都可减小功耗。 总的来说，低功耗设计需要在性能、 局的角度决定采用那些低功耗设计方案， 阔题。 功耗、设计时间、成本之间折衷，从全 以及在设计流程中如何考虑低功耗设计 ( 说明：由于版图对电路的影响很大，所以往往需要在版图设计完后，对电路进行后仿真， 萍进行优化或低功耗设计，这种反复对设计来说是非常浪费的。所以希望在早期估计电路的 寄生参数和延时，从而在电路级就做好低功耗设计的 作，不必如上反复的过程。) 4 4 加法器的低功耗设计 前面是从对功耗的影响方面对低功耗设计进行分析，下面将以加法器设计为 中心，从设计过程来对低功耗设计进行讨论。 4 4 1 加法器的结构与功耗 从两个方面考虑： 1 ) 从晶体管数，负载大小，布线量的多少估计对功耗的影响。 2 ) 从结构上，尽量选用延时路径平衡的结构，使毛刺引起的功耗降低。 4 4 2 加法器的电路设计与功耗 对于全加器，用第三章提到的x o r 的电路，可以有较小的面积和功耗。对于 加法器的进位链部分，由于进位链负载较大，不宜使用传输管电路：而动态电路 功耗较大，所以选用静态c m o s 电路，且静态c m o s 电路稳定性好，驱动能力 强。 具体在电路设计上，我们应该从以下几个方面入手，减小电路功耗： 1 从速度角度，尽量加大关键路径上晶体管尺寸：从功耗角度，对非关键路径 上晶体管尺寸尽量设计的小一些。 2 根据开关频率的高低，将开关频率高的信号接近输出，以减少开关行为；同 时，根据路径长短( 到达时间的估计) ，改变逻辑，或适当加缓冲器，使路 径尽量平衡，减小毛刺产生的功耗。 3 为了减小短路电流引起的功耗，设计晶体管尺寸，尽量使t r = t f o 对大负载， 要求门尺寸比较大；而非关键路径上，门尽量小。同时，考虑减小毛刺产生 的功耗，通过晶体管尺寸的设计，使各路径延时一致。 3 3 华中科技大学硕士学位论文 ( 说明；晶体管尺寸设计，要考虑负载电容和延时，需要版图设计完，后仿真才准确) 4 4 4 加法器的版图设计与功耗 版图设计不能对开关行为产生影响，只能减少电容。包括晶体管电容，连线 电容，接触孔电容，以及一些寄生电容。同时，随着电路特征尺寸的减小，连线 和接触孔电容没有晶体管电容的减小的快，所以，连线和接触孔电容的影响变 k ，需要重视。 4 4 5 其他 在加法器输入处加锁存器，可以使加法器不工作的时候，输入数据不变化 避免不必要的功耗。还可以考虑采用并行和流水线的方法降低加法器的功耗。 4 5 小结( 挑战及发展方向) 低功耗设计随着集成度的提高和便携性的要求，已经变得越来越重要。在这 其中，下面几点很重要： 1 ) 功耗估计准确有效的功耗估计是低功耗设计和功耗预算的前提，有基于 仿真和基于库的两种方法。 2 ) e d a 工具人力无法完成越来越多的工作，需要借助计算机，从系统级， 逻辑级，电路级进行综合、优化，同时合理的划分，以及布局布线。 3 ) 可移植性，无关性为了使低功耗设计有较大的兼容性和独立性，要求设 计与工艺无关，以减小重复的工作。 华中科技大学硕士学位论文 5 加法器的可测性设计 本章先介绍了可测性设计的基本概念和思想，然后对可测性设计分为可测性 的改善设计和结构可测性设计两部分，分别进行讨论，最后对加法器的可测性设 计进行了简要说明。 5 1 测试问题的由来和意义 由于设计和制造上的原因，很难保证生产出的所有芯片功能完全正确且达到 性能要求，所以需要测试。测试分成两种：一种是对产品是否合格的测试，主要 是功能测试；另一种是对产品故障的测试，需要对故障的原因进行分析，诊断， 找出原因，改进设计。 测试是保证产品质量必不可少的步骤，同时，通过测试可以发现设计和制造 中的问题，进行改进；而且测试对成本和产品开发时间有重要影响。 由于故障产生的原因很多且复杂，且故障的组合量很大；另一方面，随着集 成度的提高，而管脚数并没有提高那么多，也降低了芯片的可测性，所以，测试 的难度越来越大。 所以，出于测试重要性和复杂性的考虑，我们需要在电路设计阶段就对电路 进行可测性设计，使之易于测试和诊断。加法器作为微处理器中的一个重要模 块，更需要提高对加法器部分的可测性设计。 下面将讨论测试的一般概念和方法，主要限于数字组合电路，基于单故障 s t u c ka t 故障模型。 5 2 测试的基本概念 5 2 1 测试 所谓测试，是通过对被测对象施加一定的激励，并记录和分析其响应，以得 到关于被测对象功能是否正确，是否存在故障的信息。其结构图： 图5 1 测试的原理框图 华中科技大学硕士学位论文 测试可以分为功能测试和故障测试，它们的思想和所用的测试方法相似，只 不过测试量不同，对结果的分析不同。 5 2 2 故障 1 故障种类和产生原因： 集成电路产品可能会出现各种故障，如：短路、开路、浮空、桥接有些 故障特性与物理实现有很大关系。 产生这些故障的原因主要在于以下几个方面： 1 ) 设计上对工艺考虑不够：主要指由于设计不当导致的物理故障，如对深亚微 米下的二级效应或对寄生问题考虑不够，或者是由于缺乏e d a 工具，没有做后 仿真和减少寄生效应的设计。( 逻辑的正确性，版图的正确性，以及两者的一 致性应该由逻辑仿真，设计规则，l v s 验证，后仿真来保证，而不应该是出现 故障的原因。) ! ) 工艺上的原因：由于模型参数不准，工艺变化等产生。 3 ) 其他偶然因素：包括温度，震动等。 2 故障模型： 为了便于对故障的分析，需要由实际的故障抽象出故障模型，该模型要能反 映实际的物理故障，且是在不同层次上的抽象。主要有以下几种故障模型【i 5 1 ： 1 ) s t u c k a t 故障模型：该模型将故障分为s t u c k a t 0 ，s t u c k a t 一1 两类，它能够 有效的表示实际的器件行为，是应用最广泛的一种故障模型，本章的讨论都基 于该模型。 2 ) 延迟模型：如果电路在较高频率下工作正常，而在较低频率下有问题，可能 是由于电路中某些部分的延时达不到要求。这种故障是由一些随机因素或工艺 变化引起的，分为门延时故障和路径延时故障：前者指单个门的延时变化，后 者指整个路径的延时变化。 3 ) 漏电流故障模型：很多物理故障，如：栅氧化层短路，电源地短路，击穿 等，都会使漏电流升高，所以可以通过检测漏电流的方法来发现故障。 故障模型是测试方法、a t p g 、覆盖率计算的基础，下面将以单故障的s t u c k a t 模型为基础讨论。 华中科技大学硕士学位论文 5 2 3 可测性 在进行可测性设计之前，需要对电路的可测性进行评价，以判断电路是否达 到“可测”的要求。如果没有达到，要找出使可测性降低的原因，并通过一定的 设计，相应的提高这些地方的可测性，直到满足可测性的要求。 可测性主要从以下两个方面度量： 1 ) 可控性：指通过输入信号，使某一节点达到给定状态的难易程度。 2 ) 可观性：指通过输出信号，能够观察到某一节点状态的难易程度。 下面的可测性设计总的来说都是为提高可测性进行设计。 5 2 4 测试量 测试量是在一定故障模型基础上，对电路的一组激励，并希望通过电路的响 虚分析出故障所在，所以测试量的好坏是测试的关键。测试量除了要求能够检测 故障外，还要有一定的故障覆盖率，同时测试量还要能够对故障诊断提供信 息。故障覆盖率的定义如下： 故障覆盖率= 旦型耄雩掣- 。 产生测试量的方法主要有以下三类： ) 穷举法：将每一种故障及其组合都作为测试量。该方法的故障覆盖率1 0 0 但是测试量太大，只对简单电路可以这样。 2 ) 随机法：通过随机产生的一组向量作为测试量。该方法较简单，且对规则的 结构，如r a m ，可以达到较高的故障覆盖率。在内建自测试( b i s t ) 中，就 是通过产生随机测试量，并通过分析其特征值来达到测试的目的，这在下面还 将具体介绍。但是，髓机测试量可能对某些故障难以检测，如对多输入与门， 为了检测输出的s t u c k a t 0 故障，必须使输入全部为0 ，而这对随机输入来说概 率为1 2 1 6 ，可见检测到该故障的可能性很小。所以为了达到一定的故障覆盖 率，有时需要在测试对象中加入额外的测试点。 3 ) 算法：可以通过一定算法产生测试量。用路径敏化的思想可以有很多算法 如d 算法，p 算法等，参见【3 4 1 。 现在有一些提供测试量自动生成( a t p g ) 的c a d 工具，它是基于一定的测 试方法，电路的拓扑结构，测试量生成算法，以及覆盖率的约束条件。同时，有 一些限制，如：只能对同步逻辑，限制触发器和门的数量，忽略延时等。 华中科技大学硕士学位论文 对于功能测试的测试量，是由设计者从系统功能的角度给出，没有故障