（生物医学工程专业论文）基于vme总线的雷达时控分机设计.pdf

a b s t r a c t r a d a rt i m i n gc o n t r o ls y s t e mi sa ni m p o r t a n tp a r to ft h ea i r b o m ei m a g i n gr a d a r b y v i r t u eo ft h et i m i n gp u l s e sg e n e r a t e db yt h et i m i n gc o n t r o ls y s t e m ，t h ea i r b o r n ei m a g i n g r a d r rg e t st h ed i s t a n c ea n da z i m u t hc o h e r e n te c h oi n f o r m a t i o n , w h i c hp r o d u c e sa s y n t h e t i ca p e r t u r ei m a g i n g 。 t h i sp a p e rr e l i e so no n ea i r b o r n er a d a rr e s e a r c hp r o j e c t u s i n gs i n g l el a r g e s c a l e p r o g r a m m a b l el o g i cd e v i c e ，a ni m p l e m e n t a t i o no fr a d a rt i m i n gc o n t r o ls y s t e mi s p r e s e n t e d ，a l o n gw i t ht h es i m u l a t i o nr e s u l t s ，w h i c hv e r i f yt h ed e s i g n t h er a d a rt i m i n gc o n t r o ls y s t e md e s i g ni n c l u d e sv m ei n t e r f a c el o g i cd e s i g n ， t i m i n gp u l s e sg e n e r a t o rl o g i cd e s i g n ，s y n c h r o n o u ss e r i a l c o m m u n i c a t i o ni n t e r f a c e d e s i g na n df p d pt r a n s c e i v e rm o d u l ed e s i g n f i r s t ，t h et h o r o u g ha n a l y s i so nv m e b u s i n t e r f a c ei sc a r r i e do u t ：t h eo p e r a t i o np r i n c i p l ea n dm e c h a n i s mo ft h ed a t at r a n s f e rb u s a n dp r i o r i t yi n t e r r u p tb u s ，p r o v i d i n gt h ef o u n d a t i o nf o rv m ei n t e r f a c el o g i cd e s i g n i n v i e wo fl a r g e c a p a c i t yh i g h - s p e e dd a t at r a n s m i s s i o n , ab r i e fi n t r o d u c t i o no ff p d pb u si s p r o v i d e d ，w h i c hf o c u s e so ns i n g l e - f r a m ed a t at r a n s m i s s i o n i na d d i t i o n , t h et e c h n o l o g i e s r e l a t e dt ot h ed e v e l o p m e n to ft h ep r o g r a m m a b l el o g i cd e v i c ea r ei n t r o d u c e d f i n a l l y , t h e d e t a i l e di m p l e m e n t a t i o no f e a c hm o d u l ei nr a d a rt i m ec o n t r o ls y s t e mi sp r e s e n t e d , w i m t h er e l e v a n ts i m u l a t i o nw a v e f o r r n s t h es o l u t i o no fs i n g l e l a r g e s c a l ep r o g r a m m a b l el o g i cd e v i c ei nr a d a rt i m i n g c o n t r o ls y s t e md e s i g nh a sh i g hr e f e r e n c ev a l u et or e l a t i v er a d a rs y s t e m ，w h i c h s i m p l i f i e st h ep r i n t e d - c i r c u i t - b o a r dd e s i g na n dm a k e st h es y s t e mm o r ef l e x i b l e k e y w o r d s ： f p g av m ef p d p 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果尽我所知，除了文中特别加以标注 和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成果； 也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料 与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表 示了谢意 申请学位论文与资料若有不实之处，本人承担一切的法律责任 本人签名：丝日期：兰哩：三! 乡 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学学佼有权保留 送交论文的复e p - f ，允许查阅和借阅论文；学校可以公布论文的全部或部分内容， 可以允许采用影印缩印或其它复制手段保存论文同时本人保证，毕业后结合学位 论文研究课题再撰写的文章一律署名单位为西安电子科技大学 ( 保密的论文在解密后遵守此规定) 本人签名：照 导师签名：猫 日期：竺0 l 6 第一章绪论 第一章绪论 1 1 课题研究背景 雷达波束在载机平台的运动下照射地面区域，通过时控系统控制发射大带宽 信号或超窄脉冲信号，利用合成孔径技术获得二维高分辨率，实现大面积的高分 辨率雷达成像【1 0 , 1 1 】。这就是机载成像雷达一一机载合成孔径雷达( s y n t h e t i c a p e r t u r er a d a r ，s a r ) 的基本工作原理。 机载成像雷达的工作频率非常高，以获得更高分辨率、更多目标特征或更强 的穿透能力。工作频率的升高将导致系统传输、处理的数据量变得非常庞大。机 载成像雷达系统中采用的总线具有如下特性f 2 0 】： 1 ) 高性能 机载成像雷达需要实时传递、存储及处理的数据量十分巨大，要求总线必须 独立支持至少3 2 位地址和3 2 数据总线。 2 ) 并行性 由于系统非常复杂，通常采用多处理板进行并行处理。因此，总线必须面向 多片处理器的并行处理，能够保证多个不同类型的处理器并行运行及协调工作， 并且能共享数据资源。 3 ) 实时性 机载成像雷达是一个典型的实时信号处理系统，对实时性的要求很高。因此， 要求总线应该具有优异的中断处理机制，根据任务重要性分配总线使用权，以提 高系统的实时响应能力。 4 ) 支持突发性数据传递 机载雷达中包含大量的原始回波数据，因此对总线来说是突发性的信号，其 数据传递需要有突发的特性，数据总线必须支持对突发数据的传递。 现实中并不存在一种理想的总线满足各种应用场合。影响总线性能的主要技 术要素有：总线访问控制和仲裁机制；总线通讯方式；总线中断机制；总线宽度 和数据传输速率；总线驱动方式。 应用于机载雷达结构中常用的计算机总线有1 2 0 ： p i 总线 p i 总线是一种为军事目的而制定的总线规范。它已被美国三军综合航空电子 组选为下一代机载计算机的底板总线标准，并已成功应用于f 2 2 战斗机 2 0 l 。p i 总 线是一种基于消息传递的同步总线协议，它在容错和系统重构方面有十分明显的 2 基于v m e 总线的雷达时控分机设计 优势，特别适合于航空航天等有高可靠性要求的领域。 m i n i b u si i m i n i b u si i 是i n t e l 公司推出的一套总线标准，它包括3 2 位并行总线、局部总 线、i o 扩展总线、d m a 总线和串行总线。其中并行总线率先在并行总线系统中 采用消息传递的机制。它是一种开放的体系结构，由于技术成熟且具有较低的实 现成本，受到了广泛的商业支持，在我国军事领域也有较好的应用。 v m e 总线 v m e 总线是二十世纪八十年代由m o t o r o l a 等几大公司在v e r s a 总线和欧式 卡基础上提出的。它采用高速异步传输方式，支持多种寻址方式和数据宽度，以 共享存储器方式构成紧耦合的多机系统，支持集中式和分布式中断系统，提供多 种总线请求和仲裁机制等。v m e 总线是目前应用最为广泛、获得各方支持最多的 并行标准总线。 p c i 总线 p c i 局部总线是i n t e l 公司于1 9 9 1 年底提出的。p c i 总线时钟为3 3 m h z ，与 c p u 时钟无关。它的数据总线宽度为3 2 位，可扩充到6 4 位，带宽可达1 3 2 - 2 6 4 m b s ， 支持并发工作。p c i 总线具有兼容性好，自动配置，使用方便等优点，是一个开放 的系统，性能价格比高。 随着集成电路技术的飞跃发展，高速a d c 、现场可编程门阵列( f p g a ) 、数 字下变频( d d c ) 、直接数字合成器( d d s ) 等相关数字信号处理芯片快速发展。 现代机载雷达正越来越多地采用新技术、新器件，集成化和数字化设计，性能越 来越先进，功能越来越完善。 本课题研究的基于v m e 总线的雷达时控分机正是结合目前新技术、新器件而 提出的。基于v m e 总线的机载雷达时控分机系统不仅包含雷达工作时序的产生， 还包括伺服控制，雷达前端控制，高速数据传输、打包合成，甚至信号预处理等。 1 2 研究现状及方法 v m e 总线是国际上最早的开放式3 2 位高性能标准底板总线，它可以支持1 6 、 2 4 、3 2 位非复用地址和数据的高速异步数据传输，支持数据单次或批量传输，支 持多级总线仲裁和优先级中断方式。v m e 总线以其高可靠性和实时性等特征广泛 应用于航空航天、电信、实时机器控制、工业自动化、实时数据采集、测量及仪 器仪表、军事系统等领域【1 9 1 。 v m e 总线在八十年代进入我国，但由于当时系统的价格较为昂贵，一直没有 得到推广f 1 7 , 1 9 。近年来，随着国家经济实力的提高，人们对高性能实时系统有了 进一步的认识和需求，v m e 总线系统在国防、科研和工业领域中得到了越来越多 第一章绪论 3 的关注与应用。 随着电子技术的高速发展，越来越多的信号处理系统，需要高速的数据采集 和大吞吐量的数据传输，单板系统已经不能满足要求，需要多板共同来实现。此 时，数据的板闻传输成为这些系统的设计瓶颈。两通过v m e 总线进行数据传输也 存在类似的问题。f p d p 总线作为v m e 总线的补充，在很大程度上有效解决了v m e 总线在大吞吐量数据传输情况下的不足。 f p d p 总线为3 2 位并行同步总线，总线上只有一个发送设备，不存在总线竞 争和冲突，数据传输期间不包含地址和仲裁周期，总线传输效率得到极大提高。 f p d p 总线的数据传输率可达1 6 0 m 剧s ，f p d p ( 第二代f p d p 总线) 总线的数据 传输率可达4 0 0 m b s 。 另终，f p d p 总线位于v m e 扳卡的前面板，完全不影响饺子背叛插槽的v m e 总线，这是f p d p 总线的一个显著特点。在实际应用中，允许一块v m e 子卡拥有 多个f p d p 接蹬，这无疑使v m e 系统的数据吞吐量大大增加。因此，f p d p 总线 非常有效地解决了v m e 总线的数据传输瓶颈。 1 3 本文主要工作及内容 本课题来源子某型号枫载成像雷达的时控分枧研铡内容。 基于v m e 总线的雷达时控分机设计具有技术性强，设计难度大，研发时间紧 等特点。在综合化、实时化和标准纯豹要求下，设计中应尽量采用成熟技术，广 泛吸取国内外先进经验，充分利用现有科技成果，引入先进的电子设计工具和先 进的电子元器件以提高其性能和指标。 基于以上考虑，本文提出了使用单片大规模可编程逻辑器件实现基于v m e 总 线的雷达时控分机方案。同时在深入分析研究系统要求情况下，提出了完善的接 蜀方案，并重点讨论? v m e 总线接霉与f p d p 总线接圈的设计与实现方法。 围绕设计方案，论文详细地描述了机载雷达时控分机的逻辑设计方法和实现 过程，其章节安排如下； 第一章介绍课题研究背景及章节安排； 第二章介绍时控系统功能及模块设计； 第三章深入分孝厅v m e 总线接弱，主要包括数据传输总线，仲裁总线和优先级 中断总线的操作原理与运行机制，为v m e 接口逻辑设计提供基础； 第四章介绍f p d p 总线的基本原理，着重分析了单帧模式下的数据传输方式； 第五章对可编程逻辑器件的相关开发技术进行了介绍，包括芯片资源和开放 工具软件； 第六章详细介绍雷达时控分机各功能模块的逻辑实现，给出了相关的仿真波 4 基于v n i e 总线的雷达时控分机设计 形。 结论部分对整个设计工作做出总结。 第二章时控系统设计 5 第二章时控系统设计 2 1 系统功能概述 雷达时控分机接收图像显示计算机的指令和伺服系统传输的惯导信息，给前 端频综产生驻波脉冲和发射脉冲，并触发a d 板等间隔采样。雷达重复频率与载 机运动参数的随动，在方位向上等效实现等距离间隔采样。通过这种方式，机载 成像雷达获得距离向与方位向的相参信息，从而实现合成孔径成像。 本机载成像雷达系统主要包括：雷达前端、伺服系统、a d 采集板、d s p 处 理板、c p u 主控板和时序控制板。各处理板之间采用v m e 总线架构互连，如图 2 1 所示。 c p u 主控板作为图像显示控制终端，负责系统控制工作。a d 板在时序控制 板作用下对回波信号进行高速采集。d s p 板接收时序控制板发送过来的合成数据， 进行成像处理。时序控制板作为雷达工作控制核心，负责a d 板采样控制，d s p 板数据打包与分发，伺服系统控制，雷达前端控制。 时序控制板的数据通道采用f p d p 总线结构，分别与a d 板、d s p 板相连， 进行实时高速数据传输。时序控制板通过同步串口进行伺服系统控制。时序控制 板的各种工作参数由c p u 主控板通过v m e 接口进行设置。 图2 1 基于e 总线的雷达时控分机系统框图 6 基于v m e 总线的雷达时控分机设计 2 2 系统模块设计 本文选用单片a l t e m 公司的高性能、大规模高端f p g a s t r a t i x 器件进行系 统构建。s t r a t i x 器件内部具有多达7 9 0 4 0 个逻辑单元、7 m b i t 嵌入式存储器、优化 的数字信号处理块和高性能i o 引脚，是设计复杂高性能系统的理想选择。 根据系统设计要求，f p g a 内部的功能模块设计包括： 1 ) v m e 总线接口逻辑： 2 ) 同步串口接口逻辑； 3 ) 定时脉冲产生逻辑； 4 ) f p d p 总线收发模块； 5 ) 数据合成与同步。 各功能模块设计功能要求如下： 1 v m e 总线接口逻辑： 时序控制板在v m e 总线系统中作为从设备，接受c p u 主控板的控制字的写 入与状态字回读。另外，时序控制板在接收到伺服系统数据后通过中断通知c p u 主控板读取。设计要求如下： 1 ) 接收v m e 主控板以a 3 2 d 3 2 模式传来的参数设定控制字 2 ) 允许v m e 主控板以a 3 2 d 3 2 模式读取内部寄存器状态字 3 ) 产生v m e 总线i r q 3 中断并以状态识别字0 x 3 5 响应 2 同步串口接口逻辑 时序控制板通过同步串行通讯口与伺服系统进行通讯，包括：接收伺服系统 的载机状态参数，发送伺服系统控制参数。同步串口时钟速率为8 m h z ，字长2 4 位。 3 定时脉冲产生逻辑 根据c p u 主控板的设置参数产生控制雷达系统工作的相参定时脉冲，如图2 2 所示，包括： 1 ) t 0 驻波脉冲：系统同步信号。 2 ) t l ：发射脉冲，启动前端发射机。 3 ) t r 触发脉冲，启动a d 板采集。 第二章时控系统设计 7 t ， n 几：几 n 厂厂 ：厂 图2 2 定时脉冲时序图 4 f p d p 总线收发模块 f p d p 总线收发模块主要负责：接收a d 板传来的回波数据，发送合成后的 s a r 数据给d s p 板。其中，f p d p 总线采用单帧模式，传输速率为1 6 0 m b s 。 5 数据合成与同步 d s p 板在进行成像处理时需要获得雷达系统参数，包括载机姿态参数等。时 序控制板将系统参数与原始回波数据按一定格式进行数据合成打包，同步打入 f p d p 发送缓冲区，以发送至d s p 板。 2 3 本章小结 本章主要论述了时控系统的主要功能与各功能模块设计要求。系统采用可编 程逻辑器件作为实现平台，满足高速、实时并行处理要求。 第三章v m e 总线分析 9 第三章v m e 总线分析 3 1v m e 总线概述 v m e ( v e r s am o d u l ee u r o c a r d ) 总线是由美国m o t o r o l a 公司最初于1 9 8 1 年l o 月推出的第一代3 2 位工业开放标准的系统总线【1 3 】。v m e 总线采用开放式架构， 当时主要是针对1 6 位和未来的3 2 位微处理机而设计，最大传输率可达4 0 m b s 。 v m e 总线定义了一个在紧密耦合( c l o s e l yc o u p l e d ) 硬件架构中可进行互连数 据处理、数据存储及连接外围控制设备的系统【1 9 】。v m e 总线采用高度欧式卡的总 线连接器及电气标准，为未来的应用扩展预留了很多信号引脚，便于v m e 系统升 级。这也是v m e 总线历经二十多年仍广泛应用的主要原因。 v m e 总线推出不久就被i e e e 收为标准，即i e e e1 0 1 4 1 9 8 7 ，其标准文件为 v m eb u ss p e c i f i c a t i o nr e vc 1 t 1 1 。现在，v m e 系统已经发展得非常完善，广泛应 用予工业控制、军用系统、航空航天、交通运输和医疗等领域。 v m e 总线的主要特点如下： 1 ) 高速异步数据传输； 2 ) 地址和数据总线宽度可选； 3 ) 支持多主设备； 4 ) 多子总线结构。 3 2v m e 总线结构 v m e 系统可以划分为两部分：一部分是它的机械结构，此部分决定着v m e 总线系统背板、前面板、板卡尺寸大小、引脚排列和电气特性等：另一部分则是 功能结构，定义了v m e 总线系统的操作原理与运行机制f j j 引。 v m e 总线的机械构架主要由背板，板卡和v m e 机箱构成。v m e 总线的板卡 一般有两种尺寸：一种是3 u 高度的带一个总线接口j l ，高1 0 0 m m ，长1 6 0 m m ； 另一种是6 u 高度的带2 个总线接1 2j 1 、j 2 ，高2 3 3 m m ，长1 6 0 m m 1 , 1 3 j 。其中， 板卡上的接口儿、j 2 有9 6 针，分a 、b 、c 三排，每排3 2 针。j 1 接口主要用于 直接与v m e 总线相连，j 2 接口的中间列用于扩展地址和数据总线，另外两列为用 户定义引脚，可用于i o 扩展、连接磁盘驱动等。 v m e 总线的功能构架由信号线，背板接口逻辑和功能模块组成，如图3 1 所 示。般来说，v m e 总线系统包括：系统控制模块、处理器板、存储器板和i o l o 基于v 砸总线的雷达时控分机设计 板，其中系统控制模块位于第一槽。v m e 总线系统各功能板卡模块通过背板总线 有枧地连接在一起。 她理器扳 图3 。1v m e 总线系统的功能结构圈 v m e 总线系统包含许多功能模块，主要包括：主设备、从设备、中断控制器、 中断请求器、总线仲裁器、总线请求器和总线定时器等。 v m e 总线幽四大子总线组成：数据传输总线、仲裁总线、优先级中断总线和 实用总线。 3 3 数据传输总线 v m e 总线定义了一种高速异步并行数据传输总线( d a t at r a n s f e rb u s ，d t b ) 。 主设备通过数据传输总线寻址访问从设备提供的存储单元或输入输璐单元。 3 3 1 总线信号 数据传输总线分为三类信号线：寻址信号线、数据信号线和控制信号线。 寻址信号线：a 3 1 一l 】、a m 5 。0 】、d s i * 、d s 0 * 、l w o r d * 数据信号线：d 3 l 。0 】 控制信号线：a s 毒、d s l 辜、d s 0 * 、b e r r * 、d 儆c k 拳、w r 玎伊 其中数据选通( d a t as t r o b e ) 信号d s 0 * 和d s i * 具有双重作用： 1 ) d s i * 和d s 0 * 的电平高低指示3 2 位数据中被访问的字节； d s i * 和d s 0 * 的边沿变化作为主从设餐间数据传输豹定时参考信号。 第三章v m e 总线分析 1 寻址信号 存储设备中可寻址的最小单元是字节( b y t e ，1 b y t e = s b i t s ) 。每个字节单元拥 有一个唯一的二进制编码地址。由于v m e 总线的数据线宽度为3 2 位，所以每四 字节单元组合可以在一个数据传输周期内被完全访问。主设备通过地址信号线 a 3 1 2 1 指示哪四个字节单元组合被寻址，d s i * 、d s 0 * 、a 1 、l w o r d * 将指示该 四个字节单元组合中的哪些字节被访问。主设备可以访问b y t e ( 0 ) ，b y t e ( 1 ) ，b y t e ( 2 ) ， b y t e ( 3 ) 或者是它们的组合，如表3 1 所示： 表3 1 字节组合访问对照表 访问字节 d s l 奉d s o *a 1l w o r d 单字节 b y t e ( 0 ) o101 b y t e ( 1 ) 1 oo1 b y t e ( 2 ) 01l1 b y t e ( 3 ) lo1l 双字节 b y t e ( 1 - 0 ) o001 b y t e ( 2 1 ) o o10 b y t e ( 3 2 ) ool1 。 b y t e ( 2 一o ) olo0 b y t e ( 3 - 1 ) 10o0 四字节 b y t e ( 3 - 0 1 o000 地址修改信号a m 5 0 】作为附加信息，在数据传输周期由主设备发送给从设 备，表示对应的地址修改码。地址修改码分成以下三类； 1 ) 规范已定义 a ) 短寻址模式 b ) 标准寻址模式 c ) 扩展寻址模式 2 ) 保留 3 ) 用户定义 其中，不同寻址模式的区别在于使用的地址信号不同。短寻址模式使用地址 信号a 1 5 2 】，标准寻址模式使用地址信号a 2 3 2 】，扩展寻址模式使用地址信号 a 3 1 2 】。 2 数据信号 v m e 总线定义了3 2 位宽的数据信号线。在实际应用中，v m e 总线允许背板 提供1 6 位数据总线( d 1 5 0 】) 或3 2 位数据总线( d 3 1 o 】) 。 3 控制信号 a s 幸 地址选通( a d d r e s ss t r o b e ) 信号a s * 的下降沿用于同步主设备发出的寻址信 1 2 基于v m e 总线的雷达时控分机设计 号。从设备在a s * 的下降沿将捕获稳定的寻址信号。 d s l 母和d s 0 * 数据选通信号d s i * 和d s 0 * 除了指示被访问的字节单元外，还具有同步数据 的作用。在数据传输的写周期，第一个数据选通信号( d s i * 或d s 0 * ) 的下降沿表 示主设备已稳定驱动数据线，等待从设备读取。在读周期，第一个数据选通信号 的上升沿表示主设备已读取数据线上的数据，从设备可以释放总线。 d t a c k d t a c k * 为从设备应答信号。在写周期，从设备拉低d t a c k * 信号指示主设 备数据已成功写入。在读周期，从设备拉低d t a c k * 信号指示主设备数据线上的 数据有效，主设备可以读取。 b i u 王r 宰 总线错误信号b r r r * 用于防止总线操作超时和死锁。在数据传输周期，如果 数据传输发生错误，从设备或总线定时器将拉低b e r r * 信号通知主设备总线操作 失败。例如，主设备试图写入从设备的一个只读存储单元，或试图访问一个不存 在的从设备时，总线定时器将拉低b e r r * 信号，通知主设备操作错误。 w r i t e 奉 读写信号w r i t e * 由主设备驱动，指示数据传输方向。w r i t e * 为电平有效信 号。w r i t e * 为低，指示主设备对从设备进行写操作；为高则指示主设备对从设备 进行读操作。 3 3 2 总线周期 数据传输总线共有五种总线周期：读写周期、块传输周期、读修改写周期、 非数据传输寻址周期和中断响应周期。当前的总线周期通过地址修改信号指示。 1 读写周期 读写周期是最常用的总线周期，主要用于主设备与从设备之间进行8 、1 6 、 2 4 或3 2 位数据交换。 2 块传输周期 块传输周期又可称为猝发传输周期，一次最多可连续传输2 5 6 个字节。主设 备在访问一段连续地址空间时，只需发出一次该段地址空间的最低地址，大大减 少了总线周期，提高访问速度。 3 读一修改写周期 一般，在多处理器系统中，如有两个处理器要使用同一个资源，它们都将要 读取该资源是否被占用的标志，改变其值并进行回写。如果这三步操作被打断： 某一处理器在回写已修改的标志前，另一处理器读取了“旧”标志进行判断，将 第三章v m e 总线分析 1 3 判断错误，造成资源竞争【1 3 】。读修改写三步操作整体作为一个周期能有效避免共 享资源竞争发生。 4 非数据传输寻址周期 非数据传输寻址周期在某些特定场合下用于加快系统速度，以及简化控制电 路的设计。主设备在该总线周期只广播地址，并不发生数据传输。 5 中断响应周期 中断控制器通过中断响应周期读取中断请求器的状态识别字，然后执行相应 的中断服务程序。i a c k * 信号在中断响应周期有效，表示当前总线周期为中断响 应周期。 3 4 优先级中断总线 优先级中断总线提供了用于请求和响应中断的信号。中断请求具有七个优先 级r r q 7 幸i r q o 事，其中i r q t * 优先级最高，i r q 0 * 最低。中断响应采用菊花链 方式，与总线仲裁菊花链类似。 3 4 1总线信号 v m e 系统中允许有多个中断控制器，每个中断控制器负责响应系统的部分中 断请求。中断控制器通过数据传输总线的中断响应周期读取中断请求器的状态识 别字，进行中断响应。 中断请求信号：m q 7 事i r q 0 卡 中断响应信号：i a c k 中断响应菊花链信号：n c k i n 木ia c k o u p 中断控制器在响应中断请求器时拉低中断响应信号队c k 枣，指示总线周期为 中断响应周期。中断响应菊花链连接结构比较特殊，如图3 2 所示，中断响应信号 i a c k * 与第一槽的中断响应菊花链输入i a c k i n * 直接连接在一起。 槽1槽2槽3 i a c k *i a c 聃l a c k * i a c i，i n * i c k i n i a c k i n 一 i c k o l r r i a c k 0 t i t * i a c k o u 件 一 9 一 a - 一 t 一 图3 2 中断响应菊花链连接结构 1 4 基于v m e 总线的雷达时控分机设计 当中断控制器拉低i a c k * 信号时，将引起中断响应菊花链信号从第一槽开始 逐槽往下传递。没有发生中断请求槽的中断请求器将中断响应信号往下传递。发 生中断请求槽的中断请求器在收到中断响应信号后，将其捕获并不往下传递。 菊花链结构使离系统一槽越近的中断请求器越是优先捕获到中断响应信号， 而越远的越后得到。因此，菊花链的传递方式使得同一中断请求级的中断请求器 按槽号划分第二层次的优先级，即槽号越小，优先级越高。另外，为了保证菊花 链的完整性，空槽的菊花链输入输出信号需要进行手工连接【l 1 3 1 。 3 4 2 中断控制器和中断请求器 中断请求产生后，中断控制器通过总线请求器获得数据传输总线使用权，拉 低中断响应信号i a c k * ，启动中断响应周期。在中断响应周期，中断控制器驱动 地址信号a 3 1 】，指示当前响应的中断请求级别并等待中断请求器应答，读取状 态识别字。最后，执行相应的中断服务程序。 中断请求器在收到中断响应菊花链信号后，判断当前响应的中断请求级别。 如果与所请求的级别一致，中断请求器将输出状态识别字到数据线，驱动d t a c k 木 信号应答中断控制器。 3 5 本章小结 本章主要论述了v m e 总线接口的协议，并深入分析了数据传输总线和优先级 中断总线的操作原理及运行机制，为v m e 总线接口逻辑设计提供了必要的基础。 第四章f p d p 总线介绍 1 5 第四章f p d p 总线介绍 4 1f p d p 总线概述 f p d p ( f r o n tp a n e ld a t ap o r t ，前面板数据端口) 总线最初由加拿大i n t e r a c t i v e c i r c u i t sa n ds y s t e m sl t d ( i c s ) 公司开发，后经v s o ( v i t a s t a n d a r d so r g a n i z a t i o n ) 组织提出并形成标准协议【2 1 6 1 。 f p d p 总线为3 2 位并行同步总线，通过8 0 芯的扁平连接电缆进行板间连接， 主要用于两个或多个v m e 总线板卡间进行高速数据传输。由于f p d p 总线主要在 v m e 总线板卡的前面板进行连接，所以不会与位于底板的v m e 总线发生任何冲 突。一块v m e 板卡允许有多个f p d p 端口i 引。 f p d p 总线协议是一种相对宽松的总线协议，参照o s i ( o p e ns y s t e m i n t e r c o n n e c tr e f e r e n c em o d e l ，开放式系统互联参考模型) 模型由上到下可分为：应 用层、数据链路层与物理层【2 1 7 1 。应用层主要为用户系统定义的高级应用接口函数。 f p d p 总线协议对应用层并没有进行定义，开放给用户。物理层主要定义了电气特 性与机械尺寸，为o s i 模型的最底层。 数据链路层负责底层逻辑协议。在数据链路层，f p d p 总线定义了三种连接设 备：主发送设备( f p d p t m ：f p d pt r a n s m i t t e rm a s t e r ) ，主接收设备( f p d p i u m ： f p d pr e c e i v e rm a s t e r ) 和接收设备( f p d p r ：f p d pr e c e i v e r ) 。在f p d p 总线连 接中，一端是f p d p 主发送设备，另一端是f p d p 主接收设备，一个或多个f p d p 接收设备位于两者之间，如图4 1 所示。 f p d p 主发送设备f p d p 接收设备f p d p 接收设备f p d p 主接收设备 图4 1f p d p 总线连接结构 f p d p 主发送设备进行数据发送并提供同步时钟，对相关信号进行阻抗源端端 接；f p d p 主接收设备在时钟同步下进行数据接收，并对相关信号进行阻抗末端端 1 6 基于v m e 总线的雷达时控分机设计 接；f p d p 接收设备仅进行数据接收，并不对任何信号进行端接。f p d p 总线信号 频率可高达4 0 m h z ，因此，在源端与末端对高速信号进行有效端接是必需的。 在某一时刻，f p d p 总线上只能有一个主发送设备和一个主接收设备，数据传 输以单方向进行。因此，通过f p d p 总线可以实现多点数据传输：单点发送多点接 收。f p d p 总线上的设备之间不存在总线竞争和冲突问题，总线协议没有定义地址 和总线仲裁周期。可见，正是由于没有地址和总裁仲裁等周期浪费总线的传输时 间，f p d p 总线的数据传输效率得到极大地提高，其数据传输率只由同步时钟频率 决定【2 1 6 1 。 尽管f p d p 总线为单向传输总线，但也可以通过硬件链路、开关或者软件手段 对f p d p 总线的发送端与接收端进行配置，实现分时复用的的双向传输【l 州。 4 2f p d p 总线信号 f p d p 总线信号主要包括时钟信号、数据信号和握手信号，如表4 1 所示。 表4 1f p d p 总线信号表 信号名称功能说明传输方向 发送端接收端 0 3 1 0 】 3 2 位数据输出输入 d v a l i d n 数据有效输出输入 s t r o b 单端时钟输出输入 p s t r o b e差分时钟同相端输出 输入 p s t r o b e n 差分时钟反相端输出输入 s y n c n 帧同步信号输出输入 d i r n 传输方向 输出 输入 n r d y n 未准备输入输出 s u s p e n d n 挂起输入输出 p i o l用户自定义i o输入输出 输入输出 p 1 0 2 用户自定义i o输入输出输入输出 r e s e r v e d 保留无无 4 2 1时钟信号 f p d p 总线的数据传输速率完全由主发送设备提供的同步时钟决定，该同步时 钟也决定了总线的带宽【1 6 】。同步时钟通过两个时钟信号同时进行传输：s t r o b p 和s t r o b e ( n ) 。其中，s t r o b p 信号采用单端的t t l 电平，最高时钟频率为2 0 m h z ： s t r o b e ( n ) 采用差分的p e c l ( p o s i t i v ee m i t t e rc o u p l e dl o g i c ，正射极耦合逻辑) 电平，最高时钟频率可达4 0 m h z 。因此，f p d p 总线的最大带宽为1 6 0 m b s 。 第四章f p d p 总线介绍 1 7 如果同步时钟频率低于2 0 m h z ，接收设备可以使用单端的s t r o b 信号作为 接收数据的同步信号。若时钟频率高于2 0 m h z 或者传输线较长，则需要使用差分 p e c l 的p s t r o b e ( n ) 信号，以提高系统在高速传输情况下的抗干扰能力和可靠性。 4 2 2 握手信号 f p d p 总线提供了接收设备与发送设备之间的握手信号：n r d y n ，s u s p e n d n 和d v a l i d n 。在进行数据传输期间，f p d p 主发送设备通过d v a l i d n 信号指示当 前数据线上的数据有效，接收设备在时钟同步下将有效数据锁存接收。 f p d p 接收设备通过n r d y n 信号通知主发送设备是否准备好。主发送设备在 接收设备准备好的情况下进行数据传输。在传输期间，接收设备也可以通过有效 s u s p e n d n 信号挂起发送设备，暂停数据传输。主发送设备应在收到s u s p e n d n 信号有效后的1 6 个时钟周期内停止数据发送【2 j 。 4 3f p d p 数据帧 f p d p 总线主要应用于大吞吐量的多通道数据采集与数据传输系统 2 1 。为此， f p d p 总线规定了四种数据帧传输格式：无帧数据( u n f r a m e dd a t a ) 、单帧数据 ( s i n g l ef r a m ed a t a ) 、固定长度重复帧数据( f i x e ds i z er e p e a t i n gf r a m ed a t a ) 和 动态长度重复帧数据( f i x e ds i z er e p e a t i n gf r a m ed a t a ) 。 帧同步信号s y n c n 用于指示数据帧的起始。在帧同步信号到来前，接收设备 处于等待状态；帧同步信号到来后，接收设备开始接收一帧数据。如果数据传输 不是以数据帧的格式( 即无帧数据格式) 进行传输，那么帧同步信号s y n c h 可以 忽略。 帧同步信号s y n c n 在单帧数据和重复帧数据( 包括固定长度重复帧数据和动 态长度重复帧数据) 传输情况下有所区别。 对于单帧数据传输，帧同步信号s y n c n 在第一个有效数据前有效：s y n c h 信号有效时数据有效信号d v a l i d n 仍为高，如图4 2 所示。 g t r 0 旧 d 心1 ： 口v a l l 0 s y n c + 厂 i 厂 厂 一厂 厂 厂 一一厂 一 。一 戳蠢笺。“ 舻i。# ，一 懋麓园蹙二：二二) 基于v m e 总线的雷达时控分机设计 c l k l 一s t a t e 2 c l k l 一s 1 ； w h e n c l k l 一s 1 = c l k l 一s t a t e = c l k l 一s 2 ； c l k l = v c c ； - d e l a y16 n s w h e n c l k l 一s 2 = c l k l 一s t a t e =c l k l 一s 3 ； w h e n c l k l 一s 3 - c l k l 一s t a t e = c l k l - s 3 ； e n dc a s e ； ， d t k c l k = c l k l ； d t k c l r n = ! v m e _ d s 0 n ； d t k = a m e q u & d i p e q u & v m e _ i a c k n ； 程序中使用6 4 m h z 时钟进行两个时钟周期的延迟，约1 6 n s ，满足规范的时序 要求。d t k 信号为第一级寻址译码结果，为高时表示时控板卡被选中： 地址修改码有效； 地址线a 31 2 4 】等于板卡分配地址； 总线周期为非中断响应周期。 v m e 总线使用v m ew r i t e n 信号的电平指示读写控制，需要使用组合逻辑 分别译码产生对应寻址寄存器的读、写控制信号。对于寄存器写入情况，写信号 的产生还与总线应答信号d t a c k e n 有关。以h t e s t 寄存器为例，寄存器读写信 号译码程序如下： v m e a 3 2 e n = d t k & ! l w o r d n & ! v m e d s 0 n & ! v m e d s l n & ! v m e a 1 】； h t e s t w r n= ! ( ! v m e _ w r i t e n & ( v m e _ a 【2 3 2 】一h t e s t - o f f s e t ) & v m e a 3 2 e n & ! d t a c k e n ) ； h t e s t r d n 2 1 ( v m e _ w r i t e n& ( v m e _ a 【2 3 2 】一h t e s t _ o f f s e t ) & v m e a 3 2 e n ) ； 其中，v m e a 3 2 e n 信号为第二级寻址译码结果，为高时表示： d t k 信号有效； 访问方式合法：a 3 2 d 3 2 。 最后，结合读写控制信号和寻址译码结果，产生寻址寄存器的写信号 h t e s tw r n 和读信号h t e s tr d n 。 6 1 1 2 总线应答信号产生 无论是寄存器写入还是读出操作，从设备都必须向主控设备作出应答，否则 将引起总线操作超时。因此，v m e 总线的读写操作还包括总线应答，即d t a c k * 信号的产生。延迟时间约为9 6 n s ，足够内部逻辑进行数据锁存或输出。 第六章逻辑设计与仿真 2 5 应答信