毕业设计（论文）-误码仪接收模块的设计.doc

装订线误码仪接收模块的设计二 一 届 毕 业 设 计误码仪接收模块的设计学 院：信息工程学院专 业：电子信息工程姓 名：学 号：指导教师：完成时间：2014.6二一四年六月 摘 要误码率是检验数据传输设备及其信道工作质量的一个主要标。误码测试数据往往作为评判通信传输设备性能或系统传输质量优劣的依据。目前市面上的误码测试仪功能齐全，种类繁多,价格昂贵，根据用户的实际要求,本文开发设计了一种基于FPGA的误码测试仪。根据2M误码测试仪系统功能的整体要求，给出了基于FPGA的2M误码测试仪的系统硬件结构和核心控制器FPGA内核的设计框架，此误码测试仪能够测试2MB/s速率的通信线路的误码性能。在分析研究了传统误码仪的工作原理与结构，制定出以FPGA为核心的误码仪设计方案，提出采用FPGA来完成误码仪的控制，测试和显示模块一体化设计。本次设计内容主要是针对该测试仪的接收部分进行设计与分析研究。同时以Altera的QuartusII软件为开发平台，给出了接收部分模块的三个不同部分的电路原理图以及时序仿真波形图。其中，接收部分包括：位同步模块、HDB3解码模块、灌码序列同步模块以及误码的检测。由于基于FPGA进行设计，该误码仪具有再升级和可移植能力强、体积小等优点，具有较高的实用价值。关键词：2M误码测试仪，FPGA内核设计，HDB3，VHDL编程，CPU ABSTRACT The bit error rate is one of the main standard test data transmission equipment and channel quality. Error test data are often judged communications transmission equipment performance or system transmission quality basis. The BER tester on the market range, variety, the price is expensive, according to the actual requirements of the users, this paper develops a BER tester based on FPGA. According to the requirements of the overall 2M error measure equipment system function. We have given the framework of hardware of 2M error measure equipment system and FPGA core control system. This error measure equipment system can test 2MB/s rates communication lines. After the analysis of the structure and work principle of traditional error measure equipments, we make out the design error detector with FPGA as a core. We make use of FPGA to complete control bit error rate tester, test and display module integrate design. This design is the main content of the receiving part of the testing instruments for the research design and analysis. At the same time with the AlterasQuartusII as software development platform, the simulation waveforms are given. Among them, the receiving part includes：the bit synchronization module, HDB3 decoding module, sequence synchronization module and error detection. The design is based on FPGA, the BER tester has the advantages of upgrading and transplanting ability, small volume, high practical value. KEY WORDS: 2M bit error rate tester, the FPGA core design,HDB3, VHDL programming, CPU II 第 页 引言 数字通信系统通信质量的好坏通常由传输信道的误码率（BER）来衡量，如10的10次方当中有一个误码，则误码率为10的负10次方。而如何快速准确地检测到传输的误码率就成为了所需要解决的问题。误码仪主要由信源收发模块、液晶显示模块、打印输出模块和键盘控制模块组成。通过模拟收发通信信道数据来检测通信信道的误码率，并将检测的结果通过液晶屏显示出来或通过打印机输出，从而得以评估待测通信系统通信质量的好坏，是新建网络检测评估以及网络故障分析的必备工具。 现场可编程门列阵（FPGA）是当今应用最广泛的可编程专用集成电路之一，特别适用于产品的样品开发与小批量生产，从而大大缩短了产品的上市时间，降低了开发成本。此外，FPGA还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改，这样就极大提高了电子系统设计的灵活性和通用性。而硬件描述语言（HDL）是一种快速的电路设计工具，其功能涵盖了电路描述、电路合成和电路仿真等三大电路设计工作。VHDL是HDL的一种，因其简单易懂而被广泛使用。因此，考虑到这些因素，本人采用硬件编程VHDL语言对FPGA进行编程，实现了误码仪接受模块的设计，也就是误码仪核心模块的设计，功能包括模拟接收通信信道数据以及码型的选择和重置等，为误码仪的硬件实现提供了基础。III 第 页 目录第一章 绪论1 1.1 研究背景及国内外研究现状1 1.2系统仿真所应用的技术2 1.2.1 FPGA技术2 1.2.2 FPGA和CPLD技术的概述2第二章 误码测试技术4 2.1误码的基本概念4 2.1.1误码简述4 2.1.2 误码性能参数4 2.2 误码检测原理6 2.2.1 误码信号检测原理6 2.3误码的测量方式8第三章 系统总体设计9 3.1 总体方案设计9 3.1.1系统需求分析9第四章 接收模块设计11 4.1 HDB3解码模块的设计11 4.1.1 数字通信系统中常用基带信号简介11 4.1.2 伪同步随机信码产生原理简介13 4.1.3 HDB3编码规则简介15 4.1.4 HDB3解码模块的设计16 4.2 位同步模块的设计19 4.3 灌码序列同步模块的设计21第五章 软硬件开发环境介绍24 5.1 FPGA简介24 5.2 FPGA硬件开发板介绍24 5.3 FPGA软件开发环境Quartus介绍25第六章 全文工作总结及展望28 6.1 全文工作总结28 6.2 展望28致谢29主要参考文献30IV 第 页装订线误码仪接收模块的设计共 页 第 页 第一章 绪论1.1 研究背景及国内外研究现状在当今高度信息化的社会，信息和通信已成为现代社会的“命脉”。信息作为一种资源，只有通过广泛的传播与交流，才能产生利用价值，促进社会成员之间的合作，推动社会生产力的发展，创造巨大的经济效益。而通信作为传输信息的手段或方式，与传感技术、计算机技术相互融合，已成为21世纪国际社会和世界经济发展的强大动力。可以预见，未来的通信对人们的生活方式和社会的发展将会产生重大和意义深远的影响。随着科技的发展，信息通信已成为人们日常生活中必不可少的一部分。数字通信因其抗干扰能力强、通信质量不受距离的影响、通信保密性好等特点而得到广泛应用和迅速发展。与此同时，数字通信的传输可靠性就尤为重要了，而误码测试仪作为评估数据传输通道质量的重要工具被广泛地应用。 误码率是反映数据传输设备及其通信信道工作质量的一个重要指标。误码测试仪就是通过检测数据传输系统的误码指标，对其系统的数据传输质量进行评估的一种工具。传统的误码仪大多数都具备了诸如操作简单、结果直观精确、测试内容丰富等优点，但是同时也存在体积偏大、价格昂贵、只适用于某些专用信道测试以及不易与某些接口适配等方面的问题2。因此分析和对比了现有的误码仪，研究和设计了一种基于FPGA的误码测试仪。目前传统的误码测试仪主要是国外产品，以安捷伦Agilent E7580A 2M误码测试仪来说，目前市场价格在20000元/台左右，操作复杂，价格昂贵，还有Agilent公司的N4906B串行误码率测试仪等。国内典型设备有信息产业部电子第四十一研究所的AV系列误码测试仪，如AV5235，AV5231，AV5232等。总的来说，国外的产品功能比较完善，但其价格也相对较高；而国内厂家的产品信号处理速度相对较低。下表是国内外一些设备的性能特点：表1.1误码仪性能特点型号特性公司ProBER2识别2Mbs信号的频率，电平，脉冲波形，抖动等美国安捷伦公司AgilentN4906B95 Gbs到125 Gbs的码型发生器和误差检测器快速位模式同步预定义标准兼容模式(SonetSDH以太网PC总线)直观用户界面、Windows XP操作系统、触摸屏体积小巧可节省T作台和机架空间LAN、USB 2.0、GPIB端口SunLite E12.048Mbps发送和接收及外部时钟El比特差错率测试电平和频率测试取出和插入功能(N或M.64)VF监测和分析可编程发送帧字G.821、G.826和M.2100分析告警产生误码插入传输时延测晕Sunri srtelcom(美国胜利电讯公司)AV5233Cl3次群，NRZRZAMIHDB3可在线测试、汉显、打印依爱电子(安徽蚌埠41所)AV5235可在线测试、告警、时隙显示，NX64KbS信道测试AV5232E适用16326412825651210242048KbS数据测试可在线测试，汉显，机内带打印1.2系统仿真所应用的技术 1.2.1 FPGA技术FPGA(Field Programmable Gate Array)是美国Xilinx公司于1984年首先开发的一种通用型用户可编程器件。FPGA既具有们列阵器件的高集成度和通用性，又有可编程逻辑器件用户可编程的灵活性。FPGA由可编程逻辑单元列阵，布线资源和可编程的I/O单元列阵构成，一个FPGA包含丰富的逻辑门，寄存器和I/O资源。一片FPGA芯片就可以实现数百片甚至更多个标准数字集成电路所实现的系统。FPGA的结构灵活，其逻辑单元、可编程内部连线和I/O单元都可以由用户编程，可以实现任何逻辑功能，满足各种设计需求。其速度快，功耗低，通用性强，特别适用于复杂系统的设计。使用FPGA号可以实现动态配置、在系统重构（可以在系统运行的不同时刻，按需要改变电路的功能，使系统具备多种空间相关或时间相关的任务）及硬件软化、软件硬化等功能。鉴于高频疲劳试验机控制器控制规模比较大，功能复杂，故我们在研制过程中，在传统试验机控制器的基础上，通过FPGA技术及微机技术两者的结合，来全面提升控制器系统的性能，使整机的工作效率、控制精度和电气系统可靠性得到了提升，且操作方便而又不乏技术的先进性。1.2.2 FPGA和CPLD技术的概述 FPGA(现场可编程门阵列)与CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件的基础之上发展起来的。同以往的PAL、GAL等相比较，FPGACPLD的规模比较大，适合于对时序、组合等逻辑电路应用场合，它可以替代几十甚至上百块通用IC芯片。这样的FPGA和CPLD实际上就是一个子系统部件。这种芯片具有可编程性和实现方案容易改动的特点。由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM、PROM或EPROM中，因而在可编程门阵列芯片及外围电路保持不动的情况下，换一块EPROM芯片，就能实现一种新的功能。FPGA芯片及其开发系统问世不久，就受到世界范围内电子工程设计人员的广泛和普遍欢迎。FPGA和CPLD的特点是直接面向用户，具有极大的灵活性和通用性，使用方便，硬件测试和实现快捷，开发效率高，成本低，上市时间短，技术维护简单，工作可靠性好等。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SOC和ASIC设计，以及对自动设计和自动实现最典型的诠释。而且当产品定型和产量扩大后，可将在生产中达到充分检验的VHDL设计迅速实现ASIC投产。本系统所用的程序编辑软件以及所用的集成芯片都是Altera公司的产品。 第二章 误码测试技术 2.1误码的基本概念2.1.1误码简述在设计和评价一个通信系统时，需要建立一套能反应系统各方面性能的指标体系。性能指标也称质量指标，它们是从整个系统的角度综合提出的。通信系统的性能指标涉及其有效性、可靠性、适应性、经济性、标准性、可维护性等。尽管不同的通信业务对系统性能的要求不尽相同，但从研究信息传输的角度来说，通信的有效性和可靠性是主要的矛盾所在。所谓有效性是指传输一定信息量时所占用的信道资源（频带宽度和时间间隔），或者说是传输的“速度”问题；而可靠性则是指接受信息的准确程度，也就是传输的“质量”问题。这两个问题相互矛盾而又相对统一，并且还可以进行互换。数字通信系统的有效性可用传输速率和频带利用率来衡量，而可靠性可用差错率来衡量，差错率常用误码率和误信率表示。 误码的产生是由于在信号的传输中，衰变改变了信号的电压，致使信号在传输中遭到了破坏，产生误码。噪音、交流电或闪电造成的脉冲、传输设备故障及其他因素都会导致误码（比如传送的信号是1，而接受到的是0；反之亦然）。各种不同规格的设备，均有严格的误码率定义，如通常视/音频双向光端机的误码率应该在：（BER）10E-9.由于种种原因，数字信号在传输过程中不可避免地会产生差错。例如在传输过程中受到外界的干扰，或在通信系统内部由于各个组成部分的质量不够理想而使传送的信号产生畸变等。当受到的干扰或信号畸变达到一定程度时，就会产生差错。什么是差错？在数据通信中，如果发送的信号是“1”，而接受的信号却是“0”，这就是“误码”，也就是发生了一个差错。2.1.2 误码性能参数在实际系统工作时，由于无线电和卫星系统的传播效应、电磁干扰和随机传输模式的影响，系统性能可能会随时间发生变化。为了满足测量要求，在实际中通常采用误码性能参数来表示误码性能，采用超过每个阈值的时间百分数来表征。通过测量可判断出该系统的优劣，并且可以根据误码性能指标判别出传输系统问题出现在哪个段落。具体来说有下列指标：误码个数记录：以发送端的二进制数和接受端的二进制数逐比特的进行比较，凡是属性相异的即为误码，该方法可在短时间内判断出系统的优劣。列划分（DM）：每次测量时间T0=1min，门限平均误码率Pe=10-6,当分钟平均误码率低于这一门限值时称为劣化分钟，见式（21）： （21）3）严重误码秒（SES）：每次测量时间T0=1s，门限平均误码率Pe=10-3，当秒平均误码率低于这一门限值时称为严重误码秒，见式 (22)： （22）误码秒(ES)：每次测量时间To=1秒，门限平均误码率Pe=0，量周期内只要出现误码就称为误码秒，见式(23)： （23）无误码秒(EFS)：每次测量时间瓦=1秒，门限平均误码率Pe=0，时间内未出现一个误码，则称该秒为无误码秒，见式(24)： （24）平均误码率：是在一段相当长的时间间隔内，传输系统出现误码的概率，见式(25)： （25）在数字通道中，误码率反映的是所产生的误码的多少，是针对一定时间的统计数值。因此在测量中要求m足够大时才比较准确。在实际系统工作时，如果一个系统在足够长的时间内都具有比要求还低的误码率，则可认为该系统能长期正常工作：如果系统在数秒周期以内具有高的误码率，则认为此系统是不稳定的而“不可利用”。G82l判据定义了可利用时间，并指出了误码性能指标的计算过程：根据总测量时间Z，误码测试仪减去不可利用时间周期，即误码率比10-3差的10秒或更长的周期，可以得到可利用时间(SAVAIL秒)。在余下的可利用时间内，累计有误码的秒作为误码秒(ES)被记录，同时将误码率比10-3更差的任何秒作为严重误码秒(SES)被累计，余下的无严重误码秒周期一起被放入60秒的信息编组中，而平均误码率比10-6差的任何秒都归类为劣化分(DM)，计算流程如图1所示： 图1 误码计算流程图2.2 误码检测原理在数字通信系统中，为了检测系统的性能，通常使用误码分析仪对其误码性能进行测量。误码分析仪给工程实际应用带来了极大的便利，比如它有丰富的测试接口和测试内容，并能将结果直观、准确的显示出来。但是它的价格昂贵，并且通常需要另加外部辅助长线驱动电路才能与某些系统接口适配。这些都严重的制约了通用误码仪在实际中的应用。误码测试仪是一种常用的通信仪器，广泛应用于电子电路、通信和教学实验等领域。误码测试仪的工作原理是当误码仪发出信号后，经过被测设备处理，再回到误码仪，由误码分析信号发射前和接收后的信号误差。基本原理如图2所示： 图22.2.1 误码信号检测原理误码率是指在测量的时间内错误的数字码元数量与数字码元总数之比。这个工作主要由两个计数器完成，一个计数器计数误码，而另一个则计数总的码数。 误码测试仪由发送和接收两部分组成，发送模块要求发出标准的数据信号作为测试信号，代替实际线路中的传输信号送到被测系统中。接收部分要求能产生与发送部分完全相同的数据信号，用以与接收到的信号逐位比较。由图3可知,由信道传送到接收机的序列码通过异或门与接收机产生的序列进行比较,若相同则输出为0，若不同则输出为1并计为1个误码, 最后再统计总的码元数和误码数，从而得到准确的误码数或误码率。 图3误码测试的方法可分为两大类：中断通信业务的误码测试和不中断通信业务的误码测试。第一种主要用于产品性能鉴定、系统工程交验和通信电路的定期维护和检修等；第二种主要用于系统运行的质量监测、可靠性统计等。在对通信系统的性能进行误码检测的设备中，码组发生器作为代替数字信息输入的信号源是一种不可缺少的装置。常用的码组发生器有两类：一类是伪随机码发生器。它产生的序列具有接近纯随机数字序列的特性；另一类是规则码发生器。它可通过选择开关或按键来确定规则码的构成。规则码发生器的序列周期一般较短，主要用做单元部件和整机性能的测试序列。 总的来说, 误码仪检测的工作流程可概括为以下几个步骤：（1）以某种方式产生并发送码组相同的码型,以相同相位的本地码组作为对比标准；（2）将本地恢复码元与从信道接收到的码组逐个进行比较, 并输出误码脉冲信号；（3）对误码脉冲信号进行统计, 并给出相应的误码率。（4）根据误码的统计结果，计算出误码率。根据本地码组发生器的构成方式不同，将误码检测器分为以下几种类型：（1）收发自检式误码检测器它的特点是，本地码组直接由发送码组给出，不需要另外设置本地码组发生器。在误码检测器中，同时将发送码组和接收码组进行比较。这种检测方式要求发送码组和接收码组在同一地点，因此只能用于室内测试。 这种设备的码组产生器和误码检测器可做在同一套装置上，电路较为简单。测试时，将发送码组分为两路：一路送给被侧通信系统；另一路送给误码检测器。由于接收码组和发送码组到达误码检测器的时间不同，存在延时误差，因此需要对发送码组进行延时调整，以便使两路码组信号的相位一致。（2）帧同步式的误码检测器这种误码检测器的基本原理是在测试序列中插入帧同步码组，在接收端进行帧同步识别，并依靠帧同步信号控制本地码发生器，产生与测试序列相位一致，且起止位置一致的本地码组。（3）随动同步式误码检测器这种误码检测器不需要帧同步系统，当然也就不需要在发端插入帧同步码组。它的基本原理是将接收到的m序列首先逐位存入一定级数的收码移位寄存器中，此时相当于寄存器中记录了m序列的部分子序列，将子序列写入本地码发生器的各级，就能使本地码和接收码保持同步。为了在建立同步后，保持同步的稳定性，设置一个写入控制门。让受码寄存器的自序列在写入本地码发生器前必须先经过写入控制门。只有在子序列无误和本地码失步的情况下，控制门才打开。（4）逐位检测式误码检测器逐位误码检测器的基本工作原理是：本地的m序列发生器产生的m序列和所接收的m序列进行逐位比较，若两个m序列同步，则比较器输出传输误码；若两m序列不同步，则比较器输出的是由于失步造成的误码。由于失步造成的误码较大（根据m序列的特性，其误码率应为0.5），因此可根据误码率门限来区分检测系统是否失步，若失步，则让本地m序列发生器等待一个位时钟周期，依次逐位比较，并逐位控制本地m序列发生器的等待时间，直至两序列完全同步为止。 两种主要的误码测试方式：基于生产和产品检验的误码测试，通常是室内测试。基于监测和维护的现场测试。针对数字微波中继设备的终端部分，如中频调制与解调单元、收发数字逻辑单元、中频或基带的自适应均衡单元以及纠错单元等的室内误码测试采用中频自环测试方法。其测试方法是将误码测试设备中的码组发生器产生的码组信号（伪随机序列或规则序列）和时钟信号送入中频调制器，在接收端，从中频解调器输出定时信号和信码，并送给误码检测器进行误码检测。 针对整个微波中继设备的误码性能的测试，则将码组发生器产生的码组信号和时钟信号送入发射机，在接收端，从接收机终端输出定时信号和信码，并送给误码检测器进行误码测试。2.3误码的测量方式 对系统误码的测量通常有两种方式：断线测量和在线测量。(即中断通信业务的误码测试和不中断通信业务的误码测试)。 1、断线测量：在中断业务传输情况下，由误码仪对系统进行实时的误码测量。对传输系统进行中断业务的误码测量，是在被测系统发送端送入伪随机序列作为测试信号代替实际线路中的传输信号，在接收端对发送和接收的伪随机序列进行逐位比较，以得到准确的误码值。 当系统运行稳定、系统误码平稳随机且前后独立等概、测量时间足够长，断线测量期间测得的数据，就能够对系统传输业务的运行质量进行很好的估计。 断线测量的局限在于：多数情况下系统的误码并不是平稳随机而是会出现缓慢的随机波动，则不同的测量时间和不同的统计周期所得到的测量数据可能会有明显差别，这时断线测量获得的数据不能很好的反映系统传输业务时的运行质量。 断线测量主要用于产品性能鉴定、系统工程校验和通信电路的定期维护和检修等。 2、在线测量:是指在不中断业务运行的情况下，利用系统误码流中的固定样码或冗余码对系统误码进行实时在线测量。包括：话路监测法、帧同步码监测法、CRC监测法、奇偶监测法等。在线测量主要用于系统运行的质量监测、可靠性统计等。 第三章 系统总体设计3.1 总体方案设计3.1.1系统需求分析 由于该论文的目的是在基于FPGA的基础上设计出一个误码仪的接收部分， 并且该误码仪需要具有很高的集成度和可扩展性，可以随时升级，在设计功能上可以随时进行删除、修改以及调整。所以该误码仪需要满足以下条件：测试速率：2MHz；测试码型：215-1位m序列码；同步时钟提取模块；m序列测试码同步模块；HDB3码型解码模块；位同步解码模块；灌码序列同步模块3.1.2 系统总体方案设计 通过对误码率测试仪总体设计框图的研究，选用大规模可编程门阵列芯片FPGA作为主控芯片，利用QuartusII软件设计FPGA的一些外围电路和必要的功能电路，并将这些电路设计成模块，采用模块化结构不仅方便了调试和维护工作，而且提高了CPU的工作效率和系统运行的可靠性误码测试仪各个部分的总体框图如图4所示： 图4 由于本文是基于误码测试仪的接收模块进行设计，所以只需考虑上图中中间的那三个部分，首先将待测系统中的信号进行HDB3解码，之后进行位同步处理，最后进行灌码序列同步处理就可完成该模块的主体内容。在设计方法上，本设计采用大规模可编程门阵列芯片FPGA作为主控芯片，利用QuattusII软件设计FPGA的一些外围电路和必要的功能电路。 第四章 接收模块设计4.1 HDB3解码模块的设计4.1.1 数字通信系统中常用基带信号简介 数字基带信号的传输是数字通信系统的重要组成部分之一。在数字通信系统中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。为使基带信号能适合在基带信道中传输，通常要经过基带信号变化，这种变化过程事实上就是编码过程。于是，出现了各种各样常用码型，不同码型有着不同的特点和不同的用途。在实际的基带传输系统中，并不是所有的码字都能在信道中传输。例如，含有丰富直流和低频成分的基带信号就不适宜在信道中传输，因为它有可能造成信号严重畸变。又如，当信息代码中包含有长串的连续“1”或“0”符号时，非归零波形呈现出连续的固定电平，因而无法获取定时信息。单极性归零码在传送连“0”时，也存在同样的问题。因此，对传输用的基带信号主要有以下要求：对代码的要求：原始信息代码必须编成适合于传输用的码型；对所选码型的电波形要求：电波形应适合于基带系统的传输。误码仪专用集成芯片接收和发送的是NRZ信号。这是一种比较简单的基带信号波形，有点是便于电路产生，缺点是常有直流分量，特别是双极性非归零波形，当“1”和“0”出现的概率不相等时，便会产生直流分量，要求传输路线具有直流传输能力，因而不适应有交流耦合的远距离传输，只适用于计算机内部或比较近距离（印制电路板内和机箱内）的传输。例如，在ITU-T制定的V.24接口标准和美国电工协会（EIA）制定的RS-232C接口标准中均采用双极性波形。而AMI码和HDB3码则解决了存在直流分量的问题，有利于在信道中传输，同时也含有丰富的定时信息，以便于从接受码流中提取定时信号。但AMI码的一个主要缺点为当原信码出现长连“0”串时，信号的电平长时间不跳变，造成提取定时信号的困难。而HDB3码是AMI码的改进型，保持了AMI的优点同时也克服了AMI的缺点，使得连“0”串不会超过3个，对于定时信号的提取非常有利，更适合长距离信道传输。根据各种数字基带信号中的每个码元的幅度值不同，可以把它们归类为二元码，三元码等。（一）二元码 1 单极性非归零码在这种二元码中用高电平和低电平（常为零电平）分别表示二进制信息“1”和”0”,在整个码元期间电平保持不变。常记作NRZ。有直流分量，会导致信号的失真与畸变；且由于直流分量的存在，因此无法使用一些交流耦合的线路和设备。 2 双极性非归零码在这种二元码中用正电平和负电平分别表示“1”和“0”。与单极性非归零码相同的是整个码元期间电平保持不变，因而在这种码型中不存在零电平。由于此码的特点，因此过去有时也把它作为线路码来用。近年来，随着100Mb/s高速网络技术的发展，双极性NRZ码的优点（特别是信号传输带宽窄）越来越受到人们关注，并成为主流编码技术。但在使用时，为解决提取同步信号和含有直流分量的问题，先要对双极性NRZ码进行一次预编码，再实现物理传输。 3 单极性归零码与单极性非归零码不同，发送“1”时在整个码元周期间高电平只持续一段时间，在码元的其余时间内则返回到零电平。常记作RZ。不难看出，还应当存在一种双极性归零码，它兼有双极性和归零的特点。但由于它的幅度取值存在三种电平，因此我们将其归入三元码。上述三种最简单的二元码器功率谱密度中有丰富的低频乃至直流分量，这对于大多数采用交流耦合的有线信道来说是不允许的。此外，当信息包含长串的连续“1”和“0”时，非归零码呈现出连续的固定电平。由于信道中不出现跳变，因而无法提取定时信息。单极性归零码在传送连“0”时，存在同样的问题。上述二元码存在另外一个问题是：他们不具有检测错误的能力。由于信道频带受限并且存在其他干扰，经传输信道后基带信号波形会产生畸变，从而导致接收端错误的恢复原始信息。在上述二元码信息中每个“1”和“0”分别独立的表示某个传输电平，相邻信号之间不存在任何制约，正是这种不相关性使这些基带信号不具有检测错误信号状态的能力。由于这些问题，它们通常只用于机内或者很近的距离（如计算机中央处理器与外设之间的连接）的信息传递。（二）三元码在三元码数字基带信号中，信号幅度取值有三个：+1，-1,0.由于实现时并不是将二进制变为三进制，而是某种特定的取代，因此又称为准三元码或伪三元码。三元码种类很多，被广泛地应用于脉冲编码调制的路线传输码型。1 AMI码 传统的AMI码又称为传号交替反转码，在AMI码中，二进制信息中“0”，二进制“1”则交替变换为“+1”和“-1”的归零码，通常脉冲宽度为码元周期之半。 AMI码的功率谱中无直流分量，低频分量较小，能量集中在频率为1/2码速之处。位定时频率（即码速频率）分量虽为0，但是只要将基带信号经全波整流变为二元归零码，即可得到位定时信号。AMI码具有检错能力，如在传输过程中因传号极性交替规律受到破坏而出现误码，则在接收端很容易发现这种错误。 从信息论观点看，AMI码之所以有检错能力是因为它含有冗余的信息量。事实上，任何具有检错能力的码型必须带有这种冗余度，否则便丧失了检错能力。 但是AMI码的主要缺点是它的性能与信源统计特征有密切关系。它的功率谱形状随着信息的传号率（即出现“1”的概率）而变化，给为主要的缺点为，当信息中出现连“0”码时，由于AMI码中长时间不出现电平跳变，因而定时提取遇到困难。通常PCM传输线中不允许连“0”码超过15个，否则位定时就要遭到破坏，信号不能正常再生。 虽然AMI码形式上有三个状态，但实质上只有两个值，所以是一种伪三进制码。对AMI码进行傅里叶变换可以看出，其功率谱中没有直流成分，低频成分也很少，便于采用变压器进行隔离耦合;功率谱中虽然没有时钟频率成分，但是经过全波整流后，可以将AMI码变换成单极性半占空比的归零码，这时就会含有时钟频率成分，能够方便地从中提取出时钟信息。二进制码与AMI码关系如下：二进制码序列：1 1 0 1 0 0 1 0 0 0 1 1AMI码序列： +1 -1 0 +1 0 0 -1 0 0 0 +1 -12 码从上面可以看出，AMI码有一个很大的缺点，即连“0”码过多时提取定时信号困难，连“0”码这段时间内无法提取同步信号，而前面非连“0”码时提取的位同步信号又不能保持足够的时间。为了克服这一弊病，可采取几种不同的措施，广泛为人们所接受的解决办法是采用高密度双极性码。码就是一系列高密度双极性码中最重要的一种，全称为三阶高密度双极性码。码保留了AMI码的全部优点，还可以将连“0”码限制在3个以内，克服了AMI码长连“0”对提取时钟信息不利的缺点，其功率谱与AMI码的功率谱基本一致，。同时，码具有检错能力，当传输过程中出现单个误码时，破坏点序列的极性交替规律将受到破坏，因而可以在使用过程中监测传输质量但单个误码有时会在接收端译码后产生多个误码。码的平均误码增值系数在1.1-1.7之间，有时高达2，这取决于译码方案。4.1.2 伪同步随机信码产生原理简介伪随机序列的伪随机性表现在预先的可确定性、可重复产生与处理。伪随机序列虽然不是真正的随机序列，但是当伪随机序列周期足够长时，它便有随机序列良好的统计特性，在已有的序列中m伪随机序列的应用最为成熟和广泛。序列是最长线性反馈移位寄存器序列的简称，是由带线性反馈的移位寄存器产生的序列，带线性反馈逻辑的移位寄存器设定各级寄存器的初始状态后，在时钟触发下，每次移位后各级寄存器会发生变化。观察其中一级寄存器（通常为末级）的输出，随着移位时钟节拍的推移会产生一个序列，称为移位寄存器序列。可以发现移位寄存器是一种周期序列，其周期不但与移位寄存器的级数有关，而且与线性反馈逻辑有关。在相同级数情况下，采用不同的线性反馈逻辑所得到的周期长度不同。此外，周期还与移位寄存器的初始状态有关。一般情况下，级线性反馈移位寄存器如图所示，一级寄存器的的状态用表示，或，为整数。反馈线的连接状态用表示，表示此线接通（参加反馈），表示此线断开。移位寄存器在定时脉冲的控制下，一步步向外移位输出，其速率Chip速率。由于反馈的存在，移位寄存器的输入端受控地输入信号。不难看出，若初始状态为全“0”，则移位后得到的仍为全“0”，因此应避免出现全“0”，状态，又因为级移位寄存器共有种可能的不同状态，除全“0”，状态外，剩下种状态可用。每移位一次，就出现一种状态，在移位若干次后，一定能重复出现某一种状态，其后的过程便周而复始了。反馈线位置不同将出现不同周期的不同序列，我们希望找到线性反馈的位置，能使移位寄存器产生的序列最长，即达到周期.按图中线路连接关系，可以写为： （模二加） （4-1）该式称为递推方程。（伪随机码及计算机的产生） 其中的取值决定了移位寄存器的反馈连接和序列的结构。将等式左边的移至右边，并将带入上式，则上式可改写为： （4-2）通常定义一个与上式相对应的多项式 （4-3）称之为线性反馈移位寄存器的特征多项式。理论分析表明。特征多项式与输出序列的周期有密切的关系，即一个产生最长线性反馈移位寄存器序列（即m序列）的n级移位寄存器，其特征多项式必须是n次的本原多项式。只要找到本原多项式，就能由它构成m序列发生器。比如当n=15时即伪随机序列，表示特征多项式为，它是由15个移位寄存器组成，在14级和15级经过异或门引入反馈。如图5)该m序列的周期是=32767，且它适用于数字传输系统的测量。 伪随机序列产生原理（图5）码型发生器在时钟电路控制下工作。因为码型发生器产生的伪随机码只是普通的单极性二进制信号，所以需经过码型变换电路将其变为AM1, HDB3等码型以便在线路上进行传输。误码仪发送部分还能输出不同速率的1/0码以及人工码等。根据ITU-T的建议，用于数字传输系统测量的m序列周期是=32767,其本原多项式建议采用，按照该建议设计的带线性反馈的移位寄存器组成的位的m 序列发生器如图6所示: M序列发生器（图6） 该电路中共有15个移位寄存器(由D触发器构成),当出现意外使得所有的D触发器都输出0时,在2个8输入端与非门，2个与门和1个异或门的作用下使得第一级触发器低电平置位端为0, 从而输出为1,跳出了m序列不允许的全0状态, 实现了自启动功能。可以防止所有的D触发器都输出0而进入死循环,实现自启动是这个电路的最大特点。4.1.3 HDB3编码规则简介 HDB3码在通信系统中应用非常广泛，下面就对于HDB3的编码进行一下说明介绍：先把消息变成AMI码，然后检查AMI的连0情况，当无三个以上连0串时，AMI码就是HDB3码；当出现四个或四个以上连0情况时，则将第四个连0小段的第四个0变换为1码。这个由0码改变来的1码称为破坏脉冲（符号），用符号V表示，而原来的二进制码元序列中所有的1码称为信码，用符号B表示。具体实例如下： 消息代码: 1 0 0 0 0 10 0 0 01 1 0 0 0 0 1 1 AMI码: +1 0 0 0 0 -10 0 0 0+1 -1 0 0 0 0 +1 -1 HDB3码：+1 0 0 0 +V -10 0 0 -V+1 -1 +B 0 0 +V -1 +1 当信码序列中加入破坏脉冲以后，信码B和破坏脉冲V的正负必须满足如下两个条件： B码和V码各自都应始终保持极性交替变化的规律，以便确保编好的码中没有直流成分； V码必须与前一个码（信码B）同极性，以便和正常的AMI码区分开来。如果这个条件得不到满足，那么应该在四个连0码的第一个0码位置上加一个与V码同极性的补信码，用符号B表示。此时B码和B码合起来保持条件1中信码极性交替变换的规律。在接收端译码时，由两个相邻同极性码找到V码，即同极性码中后面那个码就是V码。由V码向前的第三个码如果不是0码，表明它是补信码B。把V码和B码去掉后留下的全是信码。把它全波整流后得到的是单极性码。简单的来讲，HDB3的编码规则可以概括为以下的3点： （1）二进制码序列中的“0”码在HDB3码中原则上仍编为“0”码，但当出现4个连“0”码时，用“000v”取代或者用“B00V代替。其中V”码和“B“码均代表“1极性可正可负； （2）安排顺序是:先用“000V”代替连零码，当它不能满足(3)时，再用“B00V”代替连零码； （3）替代后的HDB3码序列中，1”码和“B码序列要满足极性交替出现的原则，“v码序列自身也要满足极性交替出现的原则。这样的好处是不会引入直流成分。下图7为HDB3编码流程图，可以更加形象的理解编码的过程。 图7 HDB3编码流程图4.1.4 HDB3解码模块的设计 在有了对于HDB3编码原理的认识及理解后，下面我们将对于HDB3解码模块进行设计，HDB3解码模块也是误码仪接收模块的核心内容。解码相对