（计算机应用技术专业论文）一种基于扫描阵列的快速低功耗可测性设计方法.pdf

哈尔滨工程大学硕士学位论文 摘要 为了保证集成电路产品的质量，测试是必不可少的一个环节，然而被测电 路的日益复杂和高度集成使得测试越来越困难，测试代价越来越高。为了降低 测试成本，需要把电路易测的目标纳入设计规范。通过附加硬件或者改变电路 结构，使所设计的电路易于测试，即可测性设计。 集成电路中电能的消耗直接决定着电池的寿命；超深亚微米( v d s m ) 工 艺的发展使得数亿门晶体管可以集成在一块芯片上，并以数千兆赫兹的频率工 作，过高的功耗将限制并影响系统的性能甚至损坏芯片；高功耗带来的高热量 使得芯片的封装和散热装置造价巨增，并存在技术上的限制。 集成电路测试模式下的功耗会远远高于正常工作模式下的功耗，分析它的 功耗来源并设法降低测试功耗，可以节约测试能源( 对于移动设备尤其重要) ， 也可以降低因为测试而烧坏芯片的可能性。 为了提高测试效率，也应该减少测试时间。可测性设计的本质就是使电路 容易测试，它根本上也要求测试时间的减少。 在可钡8 性设计的过程中，把测试功耗和测试时问考虑进去，即为本课题研 究的主要内容。 本文提出了一种基于扫描阵列的降低测试功耗和减少测试时间的可测性 设计方法：首先对文献中提出的扫描阵列结构进行阐述和说明，分析和论述其 对降低测试功耗的正确性和有效性；本文将重叠位片的概念应用到扫描阵列之 上，以此减少测试向量的重复置入，可以在降低测试功耗的同时减少测试时间； 并提出一种改进的重叠位片分块算法。使需要置入被测电路的相邻不同重叠位 片的跳变数目和总的测试向量的跳变数目较少，可以进一步降低钡9 试功耗。 为了验证本文所提方法的正确性和有效性，随后进行了仿真实验。从实验 结果来看，本文所提出的方法达到了预期的效果。 关键词：可测性设计；测试功耗；测试时间；扫描阵列；位片分块 哈尔滨工程大学硕士学位论文 a b s t r a c t t op r o m i s et h eq u a l i t yo ft h ei n t e g r a t e dc i r c u i tp r o d u c t s , t h et e s ti se s s e n t i a l ， h o w e v e r , t h ei n t e g r a t e d c i r c u i t sw h i c hw i l lb et e s t e db e i n gm 0 a n dm o r e c o m p l i c a t e da n di n t e g r a t e dt u r nt om a k i n gt e s tb em o r e a n dm o r ed i f f i c u l t , t e s tc o s t h i g h e r t oc u tt h et e s tc o s t , i tn e 笼d st ob r i n gi n t ot h ed e s i g ni l o r m si no r d e rt ot e s t i n t e g r a t e d c i r c u i t se a s i l y , t h r o u g ha d d i t i o n a lh a r d w a r eo rc h a n g i n gt h ec i r c u i t 8 t n l c t l n e , m a k et h ed e s i g n e de l e c t r i cc i r c u i t sb ee a s yt ot e s t , n a m e l yt h ed e s i g nf o r t e s t a b i l i t y f 1 ) t h ec o n s u m p t i o no ft h ee l e c t r i cp o w c fd i r e c t l yd e c i d e st h el i f es p a no ft h e b a t t e r i e si nt h ei n t e g r a t e dc i r c u i t s ；t h ed e v e l o p m e n to ft h ev d s mm a k o sh u n d r e d s m i l l i o nt r a n s i s t o r sc a l lb ei n t e g r a t e do i las i n g l ec h i p , a n dw o r kw i t ht h ef t e q u e n c yo f s e v e r a lt h o u s a n d st r i l l i o nh e r t 冯t o oh i g hp o w e rc o n s u m p t i o nw i l lr e s t r i c ta n d i n f l u e n c et h ef u n c t i o no ft h es y s t e m , 舒r e l ld a m a g ec h i p ；t h eh i g h e rc a l o r i e sw h i c h t h eh i g h e rp o w 廿 c o n s u m p t i o nb r i n go u tm a k et h ec h i pe n c u p 伽h t i o na n dc o o l a n t d e v i c e sc o s ti n c r e a s em o r e , e v e nt h e r ea r et e c h n i q u er e s 缸i c t i n n s t h ep o w e rc o n s u m p t i o nu n d e rt e s tm o d eo ft h ei n t e g r a t e dc i r c u i t sw o u l db e l a g h e rt h a ni nn o r m a lw o r km o d e a n a l y z et h ep o w e rc o n s u m p t i o ns o u r a n dt r yl o 1 0 w 盯t h et e s tp o w e r , c a ne 0 3 b o i n i z et h et e s te n e r s y ( p a r t i c u l a r l yi m p o r t a n t 姗t h e l o c o m o t i v ee q u i p m e n t s ) , 伽a l s ol o w e rt h ep o a s i b m t yo fb u r n i n gc h i pt ob a d b e c a 嘴o f t e s t f o rt h es a k eo fe x a l t i n gt e s te f f i c i e n c y , w es h o u l da l s or e d u c et e s tt i m e t h e e a s e l l c eo fd f ti st om a k et h ee l e c t r i cc i r c u i t st e s te a s i l y , i ta l s or e q u e s t st od e c r e a t h et e s tt i m eb a s i c a l l y c o n s i d e r i n gt h et e s tp o w e rc o n s u m p t i o na n dt e s tt i m ei nt h ep r o c e s so fd f t i s t h ec o n t e n tt h a tt h i st o p i cm a i n l ys t u d i e s t h i st o p i cp u t sf o r w a r dak i n do fd f rm e t h o dw h i c hl o w e r st e s tp o w e r c o n s u m p t i o na n dd e c r e a s e st e s t t i m eb a s e do ns c a na r r a y ：f i r s te x p o u n da n d e l a b o r a t et h es c a na r r a ys t r u c t u r ew h i c hp u t sf o r w a r di nt h el i t e r a t u r e , a n a l y z ea n d p r o v et h eu s e f u l n e s so fl o w e r i n gc o n s u m e d t e s tp o w e r b yt h e o r i e s ；a p p l yt h ec o n c e p t 哈尔滨工程大学硕士学位论文 o fo v e r l a p p i n gs l i c eo ns c a na r r a y , f o rd e c r e a s i n gt e s tv e c t o rw h i c hw i l lb ep l a c e do n , r e s u l ti nd e c r e a s i n gt h et e s tt i m e ；p u tf o r w a r dal d u do fp i e c ep a r t i t i o n i n gm e t h o d , m a k ct h et r a n s i t i o nn u m b e ro fa d j a c e n td i f f e r e n to v e r l a p p i n gs l i c ea n dt o t a lt r a n s i t i o n n u m b e r o f t h e t e s t p a t t e r n l e s s , l o w e r t h e t e s t p o w e r c o n s u m p t i o n f l l r t h e r t ov e r i f yt h ea c c u r a c ya n du s e f u i n c s so ft h em e t h o dw h i c ht h i st h e s i sp u t s f o r w a r d , d oas e r i e so fe x p e r i m e n t s f r o mt h ee x p e r i m e n t sr e s u l t s , t h em e t h o dt h a t t h i st h e s i sp u t sf o r w a r dc o m e st ot h er e s u l to f t h ee x p e c t a t i o n k e y w o r d s ：d e s i g nf o r t e s t a b i l i t y ；t e s tp o w e r ；t e s tt i m e ；s c a na r r a y ；s l i c ep i e c e 哈尔滨工程大学 学位论文原创性声明 本人郑重声明：本论文的所有工作，是在导师的指导 下，由作者本人独立完成的。有关观点、方法、数据和文 献的引用已在文中指出，并与参考文献相对应。除文中已 注明引用的内容外，本论文不包含任何其他个人或集体已 经公开发表的作品成果。对本文的研究做出重要贡献的个 人和集体，均已在文中以明确方式标明。本人完全意识到 本声明的法律结果由本人承担。 作者( 签字) ： 日期“芦 玛1 日 哈尔滨工程大学硕士学位论文 第1 章绪论 1 1 选题的目的和意义 随着集成电路工艺几何尺寸日益缩小，电路系统复杂度进一步提高，特别 是s o c ( s y s t e m o i l a c h i p 片上系统1 的发展和电池供电的移动设备的广泛应用， 测试日益困难，设计完之后再考虑测试，代价成几何级增长。为了从根本上解 决这个问题，业界提出了可测性设计的方法 同时，芯片的功耗也成为一个日趋重要的问题。进入深亚微米工艺后，功 耗已经成为大规模集成电路设计的一个焦点问题，促进低功耗技术研究的因素 有很多，概括起来主要有以下几点： 1 ) 电路的可靠性。电路的功耗将转化为热量而释放出来，过多的热量将 导致器件的工作温度升高，继而严重降低系统的可靠性，使电路失效。如单晶 硅互连的疲劳、电气参数的改变、抗噪性能的下降、电子迁移等。实际上，温 度每提高1 0 1 2 ，电路系统的失效率将会提高1 倍，所以对于高可靠性的芯片设 计，功耗是一个十分重要的设计参数，必须采取有效的低功耗设计方法加以保 证。 2 ) 芯片封装成本。封装功耗直接决定着芯片的工作温度，芯片封装材料 的一个重要特性是热m o h e r m a lr e s i s t a n c e ) ，即单位功耗导致该材料温度的变 化量f ? 1 2 w a n ) 。对于工作温度较低的芯片，我们可以采用成本较低的塑料封装 ( 4 0 - 5 0 7 c w a n ) ，而x 寸工作温度较高的芯片，必须采用成本7 岛上5 - 1 0 美元的陶 瓷封装( 1 5 - 3 0 7 c w a n ) ，以保证芯片不会被烧毁。另外温度过高的芯片需要很 强的空气或者液冷等散热装置，这些都会增加成本。由此可以看出芯片的功耗 在很大程度上决定着芯片的成本。 3 ) 芯片测试成本。研究表明，芯片在测试期间所消耗的功耗比正常运行 的功耗要高出数倍，为了保证在测试时不会烧坏芯片。一种方法通过昂贵的封 装和散热装置来实现，这无疑会增加芯片成本，另外还可以使用降低测试频率， 降低测试跳变率等方法，但为了保证不影响测试覆盖率和测试故障类垂l 这些 方法均提高了测试时间，同时又增加了测试成本。另外，在深亚微米工艺下， 哈尔滨工程大学硕士学位论文 由于功耗问题引起许多新的故障类型，传统的测试方法( 如：i d d q ) 在一定程度 上失效，这又会提高测试成本。 4 ) s o c 和移动设备。s o c 的发展和芯片集成度的迸一步提高使得单个芯片 上集成的功能越来越多，芯片的功耗也相应地随之提高，这对低功耗技术提出 了更高的挑战。移动设备( 如手机、掌上电脑、移动多媒体，还有一些特殊的应 用如心脏起搏器等) 无法配备体积过大的散热装置，而且移动电源容量也是很有 限的，因此低功耗技术显得尤其重要。 5 ) 电池和电源。对于电池供电设备来说，功耗大的设备则要求更高成本 的电池，如：l i - i o n 电池大概为6 0 w h k g ，在1 0 年内其容量只是提高了1 0 左右，而芯片的功耗却呈指数形式增长，如果不采用一定的手段降低芯片的功 耗，电源将成为移动设备的个重要瓶颈，严重影响到移动设备的广泛应用 测试的向量也越来越多，测试时间的减少也相应地成为业界人士关注的问 题。当然可测性设计方法，使电路容易测试，其本质也必然要求测试时间的减 少。 本文正是基于此，提出一种降低测试功耗和减少测试时间的可测性设计方 法。 1 2 论文研究的主要内容 本文提出了一种基于扫描阵列的降低测试功耗和减少测试时间的可测性 设计方法：首先对文献中提出的扫描阵列结构进行阐述和说明，分析和论述其 对降低测试功耗正确性和有效性；本文将重叠位片的概念应用到扫描阵列之上， 以此减少测试向量的重复置入，可以在降低测试功耗的同时减少测试时间；并 提出一种改进的重叠位片分块算法，使需要置入被测电路的相邻不同重叠位片 的跳变数目和总的测试向量的跳变数目较少，可以进一步降低测试功耗。 为了验证本文所提方法的正确性和有效性，随后进行了仿真实验。从实验 结果来看，本文所提出的方法达到了预期的效果。 1 3 论文的结构 本文一共分为五章，具体各章节主要内容如下： 第1 章：绪论。介绍本文的研究意义，主要内容及结构； 2 哈尔滨工程大学硕士学位论文 第2 章：可攒i 试设计技术研究。介绍可测性设计的概念，发展，意义和方 法； 第3 章：降低测试功耗和减少测试时间技术研究。介绍了当前的降低测试 功耗技术，主要分为两种：一种是基于扫描设计的低功耗可测性设计方法，另 一种基于非扫描设计的低功耗可测性设计方法。在减少测试时间的技术当中， 主要是对测试向量进行处理； 第4 章：扫描阵列结构描述。在本章中对测试功耗的数学机理分析，介绍 位通过率法，用此来度量测试功耗的大小，并在此基础上调整扫描寄存器的结 构，形成扫描阵列，来降低测试功耗； 第5 章：为了减少测试时间，引入重叠位片的概念并将重叠位片应用于 扫描阵列，需对扫描阵列结构进行调整。最后本文又提出了一种较优的重叠位 片划分算法，使需要置入被测电路的相邻不同重叠位片的跳交数目和总的测试 向量的跳变数目较少，可以进一步降低测试功耗。 哈尔滨工程大学硕士学位论文 第2 章可测性设计技术研究 一般i c 的设计流程，从最初的需求定义，到最后的制造过程，如图2 1 所 示其中制造工艺指的是用来制作最终芯片的半导体材料的确定过程，如半导 体材料类型，晶体管类型或某个晶体管的工艺技术等 。 i 规格设计f 行为级一 广 臣圃i 行为级综合l 警核 塑壹勉! = = = ：型一主一 一厂 l 里塑丝兰i l 逻辑级综合l号核 门级l _ j 一广 l 掩膜设计li 物理级综合i 硬核 掩膜l 一 i制造l 图2 1 一般i c 的设计流程 设计过程总共包括四个抽象层面：( 1 ) 行为级，在这一级里，要给出具体 的设计规格，不涉及结构信息；( 2 ) 寄存器传输级( r t l ) ，在这一级里，一般 的函数和变量要用结构实体来表示，例如变量要用一个寄存器来表示，m 表达 式用一个多选器来表示等；( 3 ) 门级，这时具体的结构实体就要映射到网表， 即映射到具体的元件库，例如选择器可以用两个与门和一个或门来实现；( 4 ) 物理级，这个级别的每个单元都用相应的晶体管布线。 一般，芯片的设计规格可以用硬件描述语言在各个级别上描述。例如，在 行为级可以用v h d l 2 ，v e r i l o g ，c 或c + + m ，或s y s t e m 棚，在r i l 级上，通 常用的描述语言为v h d l 和v c r i l o g 。从芯片的规格设计到最后的芯片封装，s o c 设计经历了一系列的设计和验证阶段。从一个阶段到另一个层面的转变一般称 为综合，而验证是为了保证每个层次设计的正确性，修正设计规格的过程。下 4 哈尔滨工程大学硕士学位论文 面我们就来具体看i c 的设计过程中所经历的综合、验证、制造和测试过程。 综合：综合过程的目标是为了寻找下个设计阶段，实现相同功能的最好设 计方法。综合过程包括三个步骤：行为级综合，逻辑级综合和物理级综合。这 些综合分别对应的设计规格为从行为级到r t l 级的综合，从r t l 级n f 级的 综合和从门级到布线级的综合。 验证：硬件设计的验证主要包括确认和外验证。确认指的是通过模拟和测 试来进行设计验证。而外验证是指用精确的数据推理来证明设计是满足设计规 格要求的刚。但并不是所有因素如时间，功耗，噪音和布线等都必须考虑进来。 制造：i c 的制造包括切片( w a f e r f a b r i c a t i o n ) 和封装( p a c k a g i n g ) 。因为 每个晶片上都包含许多芯片，所以晶片要先被切片然后封装。在制造过程中， 可能出现一些问题。如，不正确的连接可能会导致电路短路；暴露在空气中的 部分可能由于侵蚀而导致开路等。这些制造过程中物理上的缺陷导致了坏片的 存在。为了避免坏片流动到用户手中，必须对芯片进行测试。 测试；芯片被制造出来之后，测试也称作制造测试。首先对晶片进行筛选， 找出最容易出错的晶片，然后还要对封装后的芯片进行测试最后，对系统进 行测试以验证与设计规格的一致。 一般来说，一个合格的芯片一般要经过两次测试一次是所谓的晶圆片测 试，就是将制造好的晶圆片进行严格的测试然后进行划分、封装【l o l ，实际上只 有那些通过测试的裸片才会进行封装，而未通过测试的裸片则直接淘汰；另一 次测试为产品测试( p r o d u c t i o nt e s t ) ，就是通过晶片测试和封装的芯片仍然需 要进一步测试以确认没有封装引起的故障才能成为真正的产品。无论对于哪一 次封装，将设计和测试分开的传统做法都是无法实现的。因此，必须在产品的 开发设计阶段就考虑可测性问题。 2 1 可测性设计概念的提出 可测性的概念最早产生于航空电子领域，目的是为了改善被测试对象的设 计使其更便于测试。最早由f l i o u r 等人于1 9 7 6 年提出随后，美国国防部相 继颁布了m i d s t d - 4 7 1 a 通告i i 设备或系统的机内测试、外部测试、故障隔 离和可测试性特性要求的验证及评价，m i i c - s t d - 4 7 0 a 系统及设备维修性 管理大纲，吐s 1 d - 2 1 6 手一电子系统及设备的可测试性大纲等一系列 s 哈尔滨工程大学硕士学位论文 与可测试性相关的标准规范。其中，m i l - $ t d - 2 1 6 5 可钡试性大纲将可测试性作 为与可靠性及维修性等同的设计要求，并规定可测试性分析、设计及验证的要 求及实施方法，该标准的颁布标志着可测试性作为- - f l 独立学科的确立。 可测性设计技术对于保证a s i c 产品质量，降低测试成本，缩短产品上市 时间，都具有十分重要的意义。 2 2 可测性设计的意义 随着微电子学的迅速发展，数字计算机和数字控制系统越来越复杂，所用 的p c b 规模也越来越复杂，因此对系统的测试开销( 包括测试费用和测试时 间) 急剧增加。虽然对测试的理论和方法的研究一直没有间断和停止，但仍远 远满足不了系统发展的要求。过去由设计人员根据所完成的功能要求来设计电 路的系统，而测试人员根据已经设计或研制完毕的系统和电路来制定测试的方 案，这一传统的做法已不适应实际生产的要求。这就需要功能设计人员在设计 系统和电路的同时，应该考虑到测试的要求，即衡量一个系统和电路的标准不 仅有实现功能的优劣，所用元器件的多少，而且还要看设计的系统和电路是否 可溯，铡试是否方便。 传统的逻辑设计所关心的主要是逻辑功能、速度、时间匹配和电性能参数 等，而可测性设计要求把系统的可测性也列为设计指标并在总体设计阶段进行 统一考虑，即要求所设计的电路一定是易测的。这主要是因为随着集成技术的 发展，在一块芯片上所集成的元件密度越来越大，被测电路的规模和复杂性越 来越大，测试生成遇到了难以克服的时阉闯题。下列统计数据和试验结果从不 同的侧面说明了随着l s i v l s i 的应用，急需可测性技术。 1 ) 统计结果表明，检测一个故障并排除它，所需的代价若以芯片级为l 的话，则插件级为1 0 ，系统级为1 0 2 ，机器使用现场为1 0 3 。这种测试成本成 数量级膨胀的事实告诉我们，芯片中的故障最好在i c 测试中发现，尽量避免把 坏芯片用到插件中去。但是，对于l s l s i 芯片，一般要处理的也是千门到几 万门的电路，而且由于芯片外部引脚数目的限制及内部信号线可达性的限制， 使得处理芯片电路比处理同样规模的插件电路更加困难。因此芯片的可测性设 计显得尤其重要。 2 ) 许多试验都指出，测试生成和故障模拟所消耗c p u 时间与电路等效门 6 哈尔滨工程大学硕士学位论文 数的平方到立方成正比。i e e e 杂志给出了集成度与测试生成时间的试验曲线， 见图2 2 所示。从曲线可以看出，从m s i 到l s i ，电路规模增大一个数量级， 测试生成时间增大三个数量级。可见集成度的增加给测试生成带来的复杂性是 非常惊人的。 。 厂 。 一， 11 0 1 0 01 0 0 01 0 0 0 0 测试生成时间 图2 2 测试生成时间与集成度的关系 3 ) 在s s i 时，测试成本与研制生产成本比较起来是很小的，从图2 2 可见， 从s s i 到v l s i ，测试成本里指数膨胀。而由于集成技术的提高，研制、生产成 本的提高速度远远小于指数增长关系。这样一来，使现在的测试成本与研制、 生产成本的比例关系发生了极大的变化。有人做过统计，在数字产品生存期的 总代价中，测试代价约占1 0 - 6 0 ，其差别主要使由于产品的可测性不同带来 的。 事实表明，现在在一块芯片上集成几千门与几百门所花成本相差并不大， 严重的倒是有的电路很容易设计，但却测不了。因此，如果不进行可测性设计， 势必会出现测试代价超过设计、制造代价的倒挂局面。 4 ) 据统计，自上个世纪8 0 年代以来，集成度大约每五年提高一个数量级， 计算机速度也是五年提高十倍，加上测试生成技术自身的发展，：i 匠i 试速度也是 五年提高一个数量级。但是由于测试生成的时间与电路等效的门数是平方以上 的指数增长关系，因此，测试生成速度的提高已远远赶不上集成度增长的需要。 如果不在设计时设法改善可测性，矛盾会越来越突出。 5 ) i e e e 杂志公布了对由几千个或非门构成的电路考虑不考虑可测性设计 7 哈尔滨工程大学硕士学位论文 条件下，测试生成处理费用与电路规模的关系曲线，见图2 3 所示。 费用 1234 5 6 7 8 91 0 电路规模 图2 3 电路规模与测试费用关系图 图中d f t 代表可测性设计，l i d 代表无约束设计。从图中看出，对无约束 设计，有关的处理费用随电路规模的增大呈指数上井。面采用可测性设计电路， 费用与规模基本上是线性增加关系。因此，图2 3 的曲线直接证明了可测性设 计对降低测试生成费用有着非常明显盼作用【1 2 3 可测性设计的常用方法 测试是通过控制和观察电路中的信号，确定电路是否正常工作的过程。因 此，可控制性和可观察性是电路可测性问题中最基本的两个概念。可测性设计 技术的目的就是试图增加电路节点的可控制性和可观测性，从而有效地、经济 地完成芯片的生产测试。 可测性技术的方法可分为功能点澳4 试、基于扫描技术的结构化测试和内建 自测试。 2 3 1 功能点测试 功能点测试技术可用于特殊电路和单元的测试。它是针对一个已经定型的 电路设计中的测试问题而提出的。该技术有分块、增加测试点、利用总线结构 8 哈尔滨工程大学硕士学位论文 等几种主要方法i 埘。 分块法采用的技术有机械式分割、跳线和选通门等。机械式分割是将整个 电路分割为多块。这样虽然使得测试生成故障模拟的工作量减少，但是却不利 于系统的集成，费用也大大增加。采用跳线的方法则会引入大量的i 0 端口。 而选通门的方法则需要在设计中引入大量的输入、输出端口以及完成选通功能 所必须的模块。 增加测试点是提高电路可测性最直接的方法。其基本方法是将电路内难于 测试的节点引出，作为测试点，如果测试点直接用作系统的原始输入，则可以 提高该电路节点的可控性，如果测试点用作系统的原始输出，则可以提高电路 的可观察性。该方法的缺点是由于引脚数目的限制，所能引入的测试点数目非 常有限。 利用总线结构类似于分块法。它将电路分成若干个功能块，并且与总线相 连，可以通过总线测试各个功能模块，改进各功能模块的可测试性。这种方法 的缺点在于不能检测总线自身的故障。 功能点测试技术的缺点在于它不能解决成品电路的测试筛选生成问题，只 能用来辅助分析测试；另外，它需要在电路中每个测试点增加可控的输入端和 可观察的输出端，因此而增加了附加的连线与加端口，给后端的布局布线带 来了较多的麻烦，也使得芯片面积的开销较大。 2 3 2 基于扫描技术的结构化测试 结构化d f r 技术对电路结构进行总体上的考虑，只增加了用于测试的内部 逻辑电路，就可以访问芯片内部电路节点，按照一定的d l r r 规则进行测试电路 设计，具有通用性好和自动化程度高的特点。 扫描技术是指通过将电路中任一节点的状态移进或移出来进行测试定位 的手段，其特点是测试数据的串行化。通过将系统内的寄存器等时序元件重新 设计，使其具有可扫描性，测试数据从芯片端口经移位寄存器等组成的数据通 路串行移动，并在数据输出端对数据进行分析，以此来提高电路内部节点的可 控制性和可观察性，达到测试芯片内部节点的目的。扫描技术分为全扫描技术、 部分扫描技术和边界扫描技术。 ， 全扫描技术就是将电路中所有的触发器用可扫描触发器替代，使得所有的 9 哈尔滨工程大学硕士学位论文 触发器在测试的时候链接成一个移位寄存器链，称为扫描链这样，电路在测 试时就可以分成纯组合逻辑的测试和移位寄存器链的测试。电路中所有的状态 可以直接从原始输入和输出端得到控制和观察。全扫描技术可以显著的减少测 试生成的复杂度和测试费用，但这是以牺牲芯片面积和降低系统速度为代价的。 部分扫描的方法是只选择一部分触发器构成扫描链，降低了扫描设计的芯 片面积开销，减少了测试时间。其关键技术在于如何选择触发器。对部分扫描 技术的研究主要在于如何减少芯片面积、降低对电路性能的影响，提高电路的 故障覆盖率和减小测试矢量生成的复杂度等方面。 边界扫描技术是各i c 制造商支持和遵守的一种扫描技术标准，起先主要 用于对印刷电路板的测试，它提供一个标准的测试接口简化了印刷电路板的焊 接质量测试。它是在i c 的输入输出端口处放置边界扫描单元，并把这些扫描单 元依次连成扫描链，然后运用扫描测试原理观察并控制芯片边界的信号。边界 扫描技术也可用于对系统芯片迸行故障检铡，但是由于这种测试观测方法要将 所有的并行输入输出数据串行化，测试时间相当长，因此这种方法目前一般用 于对板级系统的互连测试与电路板之间的互连测试。 j t a g ( j o i n tt e s t a c t i o ng r o u p ，联合测试工作组) 于1 9 8 6 年提出了一个标 准的边界扫描体系结构，名叫b o u n d a r y - s c a n a m h i t e c t u r es t a n d a r dp r o p o s a l ，最 后的目标是应用到芯片、印制板与完整系统上的套标准化技术。1 9 8 8 年厘e e 与j t a g 同意合作开发一个叫做i e e e1 1 4 9 1 的标准，并于1 9 9 0 年发布了该标 准。 边界扫描测试技术在降低产品测试成本，提高产品质量和可靠性以及缩短 产品上市时间等方面有显著的优点。所以，边界扫描技术一提出就受到电子行 业的普遍关注和广为接受，目前已得到了很多应用。现在，一些国际性的大公 司如c o r d i s ，j t a gt e c h n o l o g y ，a c c i l l o g i c ，a g i l e n t 等公司已经致力于开发满 足相关测试协议的测试仪器和集成电路。例如，c o r e l i s 公司的产品s c a n p l u s 包 括自动边界扫描测试程序生成、边界扫描诊断、交互式边界扫描调试用c 语言 编写的低级扫描函数库驱动器和j t a g 在线仿真器等。 2 3 3 内建自测试 。 内建自测试技术对数字电路进行测试的过程可分为两个步骤：首先将测试 】d 哈尔滨工程大学硕士学位论文 信号发生器产生的测试序列施加到被测电路，然后由输出响应分析器检查被测 电路的输出序列，以确定电路是否存在故障以及故障的位置。 b i s t 主要完成测试序列生成和输出响应分析两个任务。通过分析被测电路 的响应输出，判断被测电路是否存在故障。因此，对数字电路进行b i s t 测试， 需要增加三个硬件部分：测试序列生成器、输出响应分析器和测试控制部分。 在测试序列生成器中，有确定性生成、伪穷举测试生成和伪随机测试生成 等几种方法。 确定性测试方法是一种针对特定的电路故障迸行测试的方法，虽然可以得 到很高的故障覆盖率，但硬件开销大，仅在测试码个数较少的时候采用。 伪穷举测试的方法是把所有可能输入都加以计算的测试方法。它的最大特 点是故障覆盖率可以达到1 0 0 ，但其计算量与输入端子里幂次方关系，因此 计算量很大。如果将电路分为多个原始输入变量互相独立的块，则测试数将大 大减少。伪穷举法就是这样一种压缩测试向量的方法。伪穷举法也具有很高的 故障覆盖率，但伪穷举法对电路进行划分比较困难，有相当的局限性。而且由 于加入了附加硬件，可能对电路性能产生负面效应 伪随机测试是一种广泛使用的测试方法，该方法可以对被测试电路产生大 量的测试代码，而且硬件电路开销较小，同时具有较高的故障覆盖率。l f s r ( l i n e a r f e e d b a c k s h i f t r e g i s t e r ，线性反馈移位寄存器) 就是这样种测试代码 生成电路。 实现输出响应分析的方法有r o m 比较逻辑法、多输入特征寄存器法和跳 变计数器法等。r o m 比较逻辑法是将正确的响应存储在芯片内的r o m 中，在 测试的时候，将其与测试响应进行比较，但这种方法会因为占用太多的芯片面 积而毫无实用价值。多输入特征寄存器方法是将被测试电路中各节点的响应序 列进行处理，得到与测试响应序列等长的特征字( s i g n a t u r e ) ，然后与无故障电 路节点的响应序列特征值进行比较，如果两者相同，则说明电路正常，否则表 明被测试电路有故障存在。跳变计数器法是通过比较输出响应的跳变总数，来 判断被测试电路是否正常工作，因此需要存储和比较跳变次数，从而使得所需 要的存储空间与测试时间都得到大幅度的降低。但是后面两种方法是以牺牲故 障覆盖率为代价的。 实现d f t 的工具应该首推m e n t o r 公司。f a s t s c a n 可以用于全扫描逻辑电 1 1 哈尔滨工程大学硕士学位论文 路的测试；f l e 嘏t 则可以用于解决部分扫描设计问题；l b i s t a r c h i t e c t 则用来 生成逻辑电路的b i s t 部分，适用于m 或宏模块的内建自测试设计； m b i s t a r c h i t e c t 可以用来实现存储器的b i s t ；b s d a r c h i t e c t 可以用来生成边界 扫描电路。 s y n o p s y s 公司也有自己的d f t 实现工具：d f tc o m p i l e r 用来完成可测性 设计综合；t e t r a m a x 用来生成a t p g ( a u t ot e s tp a t t e r ng e n e r a t i o n ) 测试向量； v e r a d e v e l o p e r sk i t 则是测试平台开发和测试向量自动生成工具。 2 4 本章小结 本章首先介绍了可测性设计的概念以及研究它的重大意义，然后又具体描 述了可铡佳设计三种常用的方法。通过本章，使读者能对可测性设计方法有个 粗略的了解，为以下章节打好基础。 哈尔滨工程大学硕士学位论文 第3 章降低测试功耗与减少测试时间技术研究 3 1 降低测试功耗技术研究 随着便携式设备和无线通讯系统在现实生活中越来越广泛的使用，测试低 功耗问题引起了工业界和学术界更多的关注。研究表明：大规模集成电路在测 试期间的功耗可能高达该芯片在正常工作模式下功耗的两倍。测试期间功耗更 高的原因在于： 1 ) 电路在正常工作模式下，往往只有一部分电路在工作。而且嵌入的可 测试性电路是“闲置”的，它们没有为功率消耗做出。贡献0 然而在测试模式 下，所有的电路( 包括功能电路和测试电路) 都要参与进来： 2 ) 功率消耗与电路状态的翻转有关，也就是说，功率损耗以动态损耗为 主，在正常工作模式下前后激励( 被处理数据) 之间有较大的相关性，因而在 测试模式下，各个电路节点的翻转次数远远高于正常工作模式； 3 ) 测试码生成器经常采用伪随机测试向量产生技术，它产生的众多测试 向量中，有许多对澳i 试覆盖率没有贡献，但是却加载在被测电路的输入端，造 成了更多的功率损耗。 ， 4 ) 为了缩短测试时间，经常采用并行测试，造成整个芯片或者系统的功 耗增大。如果没有良好的测试调度方案，则会造成测试功耗( 或者测试峰值功 耗) 大幅度上升，热击穿其中的一些器件，甚者烧毁芯片( 或者晶片) 。 一般来说，应该将降低铡试功耗的方法分两种情况来讨论，就是基于扫插 设计的低功耗d f t 方法和基于非扫描设计的低功耗d f r 方法下面就以这样 两种情况进行分析。 3 1 1 基于扫描设计的低功耗d f t 方法 扫描的方法就是将测试向量蘑鸯珏到扫描链中，然后让电路切换到测试工作 模式，之后将测试响应移出扫描链。在测试向量和测试响应在扫描链上移动的 时候，和它相连的组合逻辑电路会有大量的翻转，这是功耗的重要来源之一 我们可以对测试矢量进行编码，得到低功耗的测试向量，也可以合理利用芯片 哈尔滨工程大学硕士学位论文 _ _ _ _ 一1 i _ _ l 本身的测试资源来降低测试功耗。 1 ) 测试矢量的处理 对于组合逻辑，将测试矢量进行排序，可以降低测试功耗。但那只是一种 最粗浅的方法。一般来说，测试矢量的处理包括四个过程，分别是：捧序、差 分、编码、解码。对于已经生成的测试矢量进行排序，目的在于建立测试集中 测试矢量的相关性，镦差分运算以后的向量就可以具有较多的0 ( 最好的情 况下只有1 位非“0 ”) ，这样可以保证电路中节点的翻转尽可能的减少。将差 分向量进行级联，可以得到一个测试代码链，然后按照某种编码方案进行编码。 编码的目的主要有两种：一种是为了减少测试数据的传输时间( 带有压缩性质) ； 另外一种是为了减少电路节点上的翻转吲。 2 ) 合理划分片上的测试资源 基于口设计的s o c ，各个芯核中一般都有开发商提供的测试电路，而可测 试电路的设计一般是基于扫描结构的设计在每个口核中，往往会有若干个扫 描链。这种结构如图3 1 所示。为了简便起见，图中只画出了两个内核，其中 核a 中有4 条扫描链，核b 中有两条扫描链，u d l 是用户自定义逻辑( u s e r d c 丘n c dl o g c ) ：对u d l 进行铡试的时候，可以利用两个内核的包( w r a p p e r ， 有的文献称为“测试环”单元进行，这时a 和b 则必须工作在外测试( e 拍鳅) 模式下。对于内核a 而言，它有四个扫描链，如果对它们进行串行测试，如图 3 2 ( a ) 所示，则产生最大的功耗，同时也需要最长的测试时问。如果采用图3 2 所示的做法进行并行测试，则可以有效的减少测试时间，但是对于测试期阋的 最大功耗闻题，则没有改善。采用图3 2 ( c ) 所示的电路结构，虽然测试时间没 有改善，但功耗却最低，大约为图3 2 ( a ) 的l 4 。采用图3 2 ( d ) 所示的电路结 构，则可以降低半的测试功耗，值得注意的是，在减少测试时闯的同时，也 增加了集成电路的测试引脚数目，使得电路的布局布线更加复杂 1 4 哈尔滨工程大学硕士学位论文 图3 1 系统芯片内部扫描链示例 图3 2 扫描链的几种组合 3 ) 减少测试电路节点的翻转次数 可以采取各种各样的方法来减少电路在被测试过程中的翻转次数，从而达 到降低功耗的目的。如图3 3 所示的电路结构可以有效的减少电路的翻转次数。 在这种结构中，p 触发器是主存储单元，它包含施加到c u t ( 被测试电路，c i r c u i t 哈尔滨工程大学硕士学位论文 u n d e r t e s t ) 的涣4 试向量。e 链中的触发器用于提供选择触发的数据，这种机制 有两种方法来减少不必要的翻转。首先，测试数据( 经过编码的激励信号，编 码的基本原则是将需要翻转的p 触发器相应的e 链中的两个触发器设置为不同 的值) 直接通过扫描方式加载在e 链上( 此时e n a b l e 信号为低电平) ，只有需 要将激励加载到测试电路的时候，才将需要翻转的p 链中的触发器翻转。在触 发模式，使能信号被激活，多路选择器将q n 反馈副触发器的输入端。但是如 果异或门的输出为“0 ”，p 触发器的值将保持不变，但是如果异或门的输出为 1 ，p 触发器将翻转。在进入工作模式之前，e 链首先被送入“1 0 1 0 1 0 1 0 ” 这样的数据，激活所有异或门的输入端，并将e n a b l e 设置为“1 ”，这样p 链就 可以工作在任务模式下了。另外还有一种方法，是采用前面介绍的类似于测试 数据的处理办法，也可以使尽可能少p 触发器翻转f 1 4 1 。 图3 3 减少翻转次数的结构 4 ) 软硬件协同测试 图3 4 示出了软硬件协同测试集成电路的一般概念。该结构由以下几个部 分构成：若干个陀和一个处理器( 在实际应用中，可能会有多个处理器) ， 它们通过总线形式相连；一个测试数据存储器p m ( p a t t e mm e m o r y ) ，它用来 存放测试指令和测试数据。当运行在测试模式时，a t e 将测试指令和测试数据 传输到p m ，使用处理器自身的指令系统，对各个内核进行测试。这里，处理 器不仅可以对测试数据进行有效的格式转换，而且可以对捕获的测试响应进行 分析和比较，得出故障的类型和位置，并将测试结果返回给a t e 。由于此类测 1 6 哈尔滨工程大学硕士学位论文 试方式可以对测试向量进行编码和压缩，测试功耗可以压得较低。而且，由于 这种测试模式下的频率可以和正常工作时的频率相同，因而能够有效避免因为 测试频率和工作频率的差异而带来的不良影响。 图3 4 软硬件协同设计系统概念图 3 1 2 基于非扫描设计的低功耗d f f 方法 d f f 的实现方法可以分为两类，一种是基于扫描的设计，另一种是基于非 扫描的设计。 基于扫描的设计是将a t p g 首先加载到扫描链上，然后捕获测试响应进行 分析诊断，非扫描设计则是将测试向量直接施加在被测试电路的输入端，然后 分析响应。这里，我们选择非扫描b i s t 为例来说