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文档简介
_实验二、三：quartus原理图设计1.实验原理图2. 实验仿真波形实验四：Verilog描述组合逻辑电路1. 一位数值比较器1.1源代码module compare(a_gt,a_eq,a_lt,a,b);input a,b;output a_gt,a_eq,a_lt;assign a_gt=a&b;assign a_eq=a&b|a&b;assign a_lt=a&b;endmodule1.2代码生成原理图2. 七段译码器2.1源代码module decode4_7(codeout,indec);input3:0 indec;output6:0 codeout;reg6:0 codeout;always(indec)begincase(indec)4d0:codeout=7b1111110;4d1:codeout=7b0110000;4d2:codeout=7b1101101;4d3:codeout=7b1111001;4d4:codeout=7b0110011;4d5:codeout=7b1011011;4d6:codeout=7b1011111;4d7:codeout=7b1110000;4d8:codeout=7b1111111;4d9:codeout=7b1111011;default: codeout=7b1001111;endcaseendendmodule2.2代码生成原理图3. 总原理图4. 实验仿真波形图实验五：集成触发器的应用1.原理图2.实验仿真波形图实验六：移位寄存器实验1.原理图2.实验仿真波形图实验七：十进制可逆计数器1. 十进制可逆计数器1.1 十进制可逆计数器源代码module s2014111909(clk,ud,q,co);input clk,ud;output reg 3:0 q;output co;assign co=(q=9)&ud)|(q=0)&(!ud);always (posedge clk)beginif(ud) beginif(q8) q=0;else q=q+1d1;endelse begin if(q=0) q=4d9;else q=12d2499)begin clk1=clk1; fcnt=0;end else begin fcnt=fcnt+1;end endalways(posedge clk1)beginif(pwmcnt=7d99)begin pwmcnt=0;out=0;endelse begin out=0;end pwmcnt=pwmcnt+1;en
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