（电路与系统专业论文）25gbps+cmos单片集成16：1复接器设计.pdf

摘要 摘要 随着信息技术的进步及多媒体业务的广泛应用，基于同步数字体系( s d h ： s y n c h r o n o u sd 硒t a lh i e r a r c h y ) 的光纤传输网络也获得了蓬勃发展。复接器是光纤传输 系统光电接口的关键模块之一，由于工作速率很高一般都采用砷化镓( g a a s ) 、双极性 硅( b i p o l a rs i ) 、b i c m 0 s 等工艺实现。随着c m o s 工艺特征尺寸的不断缩减，己经有 可能利用c m o s 设计g b p s 速率等级的电路。 本文从便于应用的角度出发利用0 2 5 m c m o s 工艺设计了2 5g b p s 单片集成1 6 ：1 复接器，可以应用在s r i m 1 到s t m 一1 6 的数据复接系统中。复接器主要包括1 6 ：1 并串 转换单元和2 5g h z 时钟倍频单元。1 6 ：l 并串转换单元将1 6 路1 5 6m b p s 的低速并行输 入转换为2 5g b p s 的高速串行输出。数据重定时单元用来对串行输出重定时以减小输出 数据中的占空比失真及抖动。时钟倍频单元采用基于锁相环的结构，将外部输入的1 5 6 m h z 时钟1 6 倍频得到2 5g h z 内部时钟供并串转换单元和数据重定时单元使用。本文 对锁相环的相位噪声特性进行了深入分析，并采用s p e c 廿e r f 和m a t l a b s i m u l i r l k 联合仿 真的方法评估所设计的锁相环的噪声特性。此外，设计中对芯片的静电放电( e s d ： e l e c t r o s t a t i cd i s c h a r g e ) 保护体系进行了研究以提高芯片的可靠性。 复接器作为一种数模混合系统，版图设计对于最后的性能来说至关重要。在实际的 设计中采用了保护环、去耦、屏蔽等方法来减小数字电路噪声对模拟电路的干扰。芯片 加： 完成之后进行的在晶圆测试表明复接器芯片可以稳定地工作在2 5g b p s 速率上，功 耗3 3 0 m w 。时钟倍频单元输出的2 5g h z 时钟相位噪声在1 0 k h z 频偏处为- 9 0 9 d b c 王 z ， 均方抖动为1 0p s 。在2 5v 电源电压下，时钟倍频单元最高能够产生4 ，2g h z 的时钟信 号，复接器的最高工作速率为3 2g b p s 。 关键词：同步数字体系( s d h )c m o s复接器锁相环抖动相位噪声 静电放电( e s d ) a b s a c t a b s t r a c t o p t i c f i b e rc o r n m u n i c a t i o ns y s t e m sb a s e do ns y n c h r o n o u sd i g i t a lh i e r a r c h y ( s d h ) h a v eb e e nr e m a r k a b l yp r o 印e s s e dt os u p p o r tt 1 1 er 印i dd e v e l o p m e mo fi o m l a t i o nt e c h n 0 1 0 9 y a n dm u l t i m e d i as 钟v j c e a sa 喇t jc a l h i 曲s p e e d m o d u l ei ne l e c 仃。一o p t i ci n t e 怕c e ， m l l l t i p l e x e r s ( m u x ) u s e dt ob ed e s i 熙e di ng a a s ，b i p o l a rs io rb i c m o st e c h n o l o g y tw i m m ec o m i n u o u sd e c r e a s i n go fc m o sf c a t u r es i z e ，i th a sb e e np o s s i b l et or e “i z eg b p sc i r c u i t s i 1 1c m o st e c h n 0 1 0 9 y am o n o l i t h j c2 5g b p s1 6 ：1m u l t i p l e x e ri na0 2 5 耻mc m o st e c h n o l o g yi sp r e s e n t e dt o m a k e 印p l i c a t i o ne a s i e lt h em o n o l i t h i cm u x c a nb eu s e di ns t m - 1 6m u l t i p l e x i n gs y s t e m ， w h i c hc o n s i s t so f1 6 ：l p a r a l l e l - i n - s e r i a l 一o m ( p i s o ) a 1 1 d2 5g h zc l o c km u l t i p l i e ri u l i t ( c m u ) 1 6b i t1 5 6 m b p sp a r a l l e l i n p m sa r es e r i a l i z e di n t oa2 5g b p ss e r i a lo u q ) u tb y1 6 ：1 p i s o da _ t ar e t i i i l e ri si n c l u d e dt or e d u c ed u t ) r - c y c l ed i s t o n i o na n do u t p u tj m e rt h ec l o c k m l t i p l i c ru n i t ，w l l i c hi sb a s e do np h a s e 一1 0 c k e d1 0 0 p s ( p l l s ) g e n e r a t e s2 5g h zc l o c k 丘o m e x t e m a l1 5 6 m h zr e f e r e n c ec l o c kt o s u p p l yp i s oa n dd a t ar e t i m e l t h j sp a p e rg i v e s a t h o r o u 曲a n a l y s i so f t h ep h a s en o i s ei 1 1p l l su s i n gs p e c t r e r fa n dm a t l a b s i m u l i n k n l e e 1 e c n d s t a t i cd i s c h a 唱e ( e s d ) p r o t e c t i o nc i r c u i t sa r ea d o p t e di nt h ec h i pa c c o r d i n gt om e w h 0 1 e c h i pe s dp l a l l l l i n gi no r d e rt oi r n p r o v et h er e l i a b i l i 够 a sam i x e d s i g n a ls y s t e m ，t h el a y o u td e s i g no ft h em u xi se s s e m i a lt ot h eu l t i m a t e p e r f o n n a i l c e n l et e c h n i q u e ss u c ha sg u a r dr h l g ，d e c o u p l i n ga 1 1 ds h i e l d i n ga r ea d o p t e di n o r d e rt or e d u c et h ei n t e r f 色r e n c ea m o n gd i g i t a la n da 1 1 a l o gc i r c u i t s a 许e rf a b r i c a t i o n ，t h e o n - w 疵rm e a s u r e m e n t se x h i b i tt h a tt 1 1 em u xw o r k ss t a b l ya t2 5g b p sa n dc o n s 啪e s3 3 0 m wf r o ma2 5v p o w e rs u p p l y t h em e a s u r e dp h a s en o i s eo f t h ec m u i s - 9 0 9d b c h za t1 0 k h zo 凰e t ，a n dt 1 1 er o o t m e a n - s q u a r e dj m e ri s1 0p s n l em u x o p e r a t e su pt o3 - 2g b p sw 曲 a2 5 vp o 、v e rs u p p ly ，w 1 1 i l et h em a x i m a lo u t p u tf b q u e n c yo f t h ec m ui s4 | 2g h z k e y w o r d s ：s y n c l l r o n o u sd i g i t a lh i e r a r c h y ( s d h ) ，c m o s ，m u l t i p l e x e r ( m u x ) ，p h a s e - l o c k e dl 0 0 p s 口l l s ) ，j i t t e r ，p h a s en o i s e ，e l e “r o - s 诅t i cd i s c h a 堰e ( e s d ) i i 东南大学学位论文独创性声明 本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所 知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果， 也不包含为获得东南大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本 研究所做的任何贡献均己在论文中作了明确的说明并表示了谢意。 研究生签名：j 阻日期：量丝色三纠 东南大学学位论文使用授权声明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的复印件和电 子文档，可以采用影印，缩印或其他复制手段保存论文。本人屯子文档的内容和纸质论文的内容相 一致。除在保密期内的保密论文外，允许论文被查阅和借阅，可以公布( 包括刊登) 论文的全部或 部分内容。论文的公布( 包括刊登) 授权东南大学研究生院办理。 研究生签名：哗导师签名：塑 日期：i 口。6 啦己 第一章概述 1 1 背景及研究动机 第一章概述 随着社会的进步、信息技术的发展，特别是数字电视、远程点播、视频通信等多媒体业务的广 泛应用，人们对于数据传输网络的带宽要求也呈爆炸式增长。光纤传输网络以其容量大、体积小、 成本低、抗干扰能力强等特点获得了越来越广泛的应用。目前，同步数字体系s d h ( s v n c h r o n o u s d i 垂t a lh i e r a r c h y ) 传输网除了应用在传统的长途骨干网之外，已经逐步进入城域网和接入网。基于 s d h 的多业务传送平台m s t p ( m u s e i c et r a n s p o r tp l a t f o n l l ) 也己成为多业务城域网建设的首选。 光纤传输网络的速率从早期的2 5g b p s ( s t m 1 6 ) 发展到4 0g b p s ( s t m 2 5 6 ) ，更高速率的网络系 统也正处于研究之中【lj 。不断提高的数据速率对集成电路设计者提出了更高的要求：需要设计出高 速、低功耗、低成本以及高度集成的电路以适应光纤传输网络的带宽。 复接器是光纤传输网络光电接口中的一个重要模块，其作用是将多路低速数据转换成一路高速 数据蛆充分利用光纤的带宽。作为光纤传输网络中关键模块的光电器件和高速数据处理芯片长期以 来一直依赖进口，实现我国自主知识产权的光纤通信用高速芯片，对推动我国光纤通信的发展有着 积极的意义。 此外，在计算机系统、消费电子以及板级芯片互联等领域，用串行接口代替传统的并行接口已 经成为一种普遍的趋势，因为串行数据传输相对于并行传输在体积、功耗和成本方面具有明显的优 势。随着p c ie x p r e s s 、s a l a 、串行r 印i d i o 等串行互联标准进入应用，可以预计，将会有越来越 多的芯片带有串行输出的功能。不论哪种标准，其物理层都是基于扰码之后再进行并串转换的结构， 因此，高度集成、低功耗、高性能的复接器有望作为i p 核获得广泛的应用。 光纤系统中的集成电路工作速率都比较高，通常多采用砷化镓( g a a s ) 、双极性硅( b i p 0 1 a rs i ) 和b j c m o s 等工艺进行设计。随着互补金属氧化物半导体( c m o s ：c o m 口l e m e n m e t a l - o x i d e - s e m i c o n d u c t o rt r a n s i s t o r ) 工艺的特征尺寸不断缩减，c m o s 晶体管的速度和性能不断 提高，利用c m o s 工艺设计高速集成电路己成为可能。与其它工艺相比，c m o s 工艺具有低功耗、 高集成度、低成本的优点。此外，对于便携性和成本的要求使得模拟混合信号电路要和大规模数字 电路集成在同一块芯片上，而后者绝大多数情况下都是利用c m o s 工艺实现的。因此，利用c m o s 工艺设计模拟混合信号电路甚至射频电路己成为业界的主流。东南大学射频与光电集成电路研究所 近几年利用c m o s 工艺成功设计出一批各种速率等级的复接器，填补了我国高速集成电路设计的空 白”j 。但是，这些复接器仅仅完成了复接的功能，对比国外同类产品在很多方面，特别是可靠性和 易用性上还存在着不足。具体来说，这些复接器都需要外部提供频率至少为高速串行输出速率一半 的时钟信号，在实际的应用中很难提供如此高速的时钟信号。本次课题任务就是设计一个内部集成 时钟倍频单元的2 5g b p s1 6 ：1 复接器，由外部提供低速时钟，通过内部倍频得到所需的高速时钟。 除此之外，还在芯片的可靠性方面做了一些研究。 1 2 论文组织 本文的主要工作是利用0 2 5h mc m o s 工艺设计一个2 5g b p s 单片集成的1 6 ：1 复接器，包括 并串转换单元和时钟倍频单元。论文包括了复接器系统结构的介绍以及具体模块的实现方案、电路 设计、仿真结果、版图设计和测试结果。 第二章简要介绍了复接器在光纤通信系统中的所起的作用以及复接器的重要技术指标。其后给 出了1 6 ：1 复接器的系统结构框图以及结构设计上的考虑。 第三章首先研究并比较了各种结构的并串转换单元，在此基础上给出了本次设计所采用的并串 东南大学硕士学位论文 转换单元的结构以及具体的电路设计。此外，本章还包括输出数据的重定时电路以及接口电路的设 计。 第四章是本文的重点。本章首先介绍了与相位噪声、抖动相关的几个容易混淆的参数，并给出 了它们之间的关系。通过对几种倍频方案的比较，选择了锁相环作为时钟倍频电路。之后概要分析 了锁相环设计的基本理论，并据此阐述了具体的设计过程，包括环路参数的设计、每个模块的实现 方案以及具体的电路设计。锁相环的相位噪声对于系统性能有很大影响，本章最后在锁相环的线性 相位模型的基础上研究了各个噪声源的特性以及各自的噪声传递函数。 第五章首先阐述了数模混合系统中布局的一些考虑。然后介绍了复接器的版图设计以及为晶圆 铡试所做的一些考虑。最后给出了封装后芯片的接口规格。 第六章给出了并串转换单元和时钟倍频单元的仿真结果。为了方便锁相环环路特性的设计，利 用s i m u l i n k 构建了锁相环的非线性模型进行仿真。锁相环的相位噪声采用常规的仿真方法无法或者 很难给出有意义的结果，本章根据第四章中的锁相环线性噪声模型采用s p e c t r e r f 和m a t l a b ，s i m u l i n k 混合仿真的方法来获得锁耜环的相位噪声性能。 第七章是芯片的测试结果以及结合仿真结果对测试结果进行的相关分析。 第八章对本次设计进行了总结。 2 第二章复接器系统设计 第二章复接器系统设计 目前，光纤所能达到的带宽和速率是非常高的，而一路独立的数字信号源的速率相对较低。在 通信系统中提高传输效率的一个重要技术就是把多路窄带宽或低速率的信号合并成一路高速率的信 号进行传输，这个过程称之为多路复接( m u l t i p l e x i n g ) 。在接收端再生后的数据流应该还原成原来 的几路低速信号，这个相反的过程称为分接( d e m u l t i p l e x i n g ) 。信号复接的方法有多种，比如频分 复用( f d m ) 、时分复用( t d m ) 、波分复用( w d m ) 、码分复用( c d m ) 等，数字信号更适合采 用时分复用的方法。对于时分复用系统，复接器是其中的个非常重要的电路。 本章主要介绍复接器的系统结构设计。2 1 节首先介绍了复接器的应用环境以及评估复接器性 能的一些重要指标。2 2 节阐述了复接器结构设计上的考虑。 2 1 光纤通信系统中的复接器 t r a 八s m j t t e r r e c e i v e r r 。- _ - 。h _ _ - - _ 图21 光纤通信系统传输接口 图2 1 所示为一般光纤通信系统传输接口的框图。在发送端，复按器( m u x ) 将多路低速 率的信号复接为一路高速信号；经过复接的高速信号由激光驱动器( l dd r i v e r ) 驱动激光二极管 ( l d ) 将电信号转变为光信号再通过光纤传输。在接收端，光信号由光电检测二极管( p d ) 变成 电信号，经过前置放大器( p r ea m p ) 、主放大器( a m 口) 进行预放和再放大，同时时钟恢复电路 ( c l o c kr e c o v e r y ) 从数据信号中提取出时钟信号，最后经过数据判决( d a t a d e c i s i o n ) 的高速信号 再经过分接器( d e m u x ) 恢复到发送端前的低速率信号。 作为一个国际复用标准，s d h 正在被众多的光纤传输网络用来进行高速数字信号传输。s d h 是从美国的光接口标准s o n e t 演化而来的。s o n e t 是为了解决准同步数字系列( p d h ) 的缺点而 产生的。对s 。n e t 经过修改以适应欧洲接口速率之后，s d h 被国际电信联盟电信标准化部门 ( i t u t ) 采用作为全球传输标准。s d h ，s o n e t 通过一些网络部件形成同步的数字传输、复接、分 接和互联。另外，它还有一系列标准化同步传输模块( s t m ：s y n c h m n o u st r a n s p o r tm o d u l e ) 以及 特定的模块帧结构，按照不同的速率等级有s t m 】，s t m 4 ，s t m 1 6 ，s t m 。6 4 和s t m 2 5 6 等，其 中s t m 一】6 对应的是2 5 g b p s 速率级的数据传输。 在s d h s o n e t 网络结构中实现复接功能的模块是同步复接器( s m ：s y n c h r o n o u sm u l t l p l e x e r ) 和分插复接器( a d m ：a d d d r o pm l l l t i p l e x e r ) 。终端同步复接器s m 可以把较低比特率的信号加载 到相应等级的帧结构中再把电信号转为光信号发送出去，也可以执行相反的操作。分插复接器a d m 具有两个s d h 光接口，可以灵活地上下路复用s t m 帧中的低速率信号，是s d h 中应用最广、最 富特色的设备。 评估一个光纤通信系统最重要的指标是误比特率( b e r ：b i te r r o rra t i o ) 。s d h s o n e t 标准对 于系统的误比特率有一定的要求，一般要求小于1 0 一。为了达到特定的b e r ，应用在网络部件中的 复接器芯片需要满足相应的性能指标要求。在实际中，评估复接器性能的途径主要有：输出抖动 东南大学硕士学位论文 ( j i n e r ) 、抖动产生特性( j j t c e rg e n e r a t i o n ) 和抖动传输特性( j i 札e r t r a n s f e r ) 、输出信号眼图( e y ed j a g m m ) 等。 输出抖动【目 抖动可以定义为信号在关键时刻与理想位置的时间偏差。对于数字信号，所谓关键时刻是指其 通过阈值电平的时刻。信号的抖动与系统的b e r 性能密切相关，所以可以根据b e r 定义一个总抖 动( t j ：t 0 t a lj m e r ) ，一般表示为t j ( b e r ) 4 j 。例如t j ( 1 0 4 ) 意味着要使b e r = l o 一，系统中所 有模块的抖动综合起来必须小于t j ( 1 0 4 ) 。从物理性质上，抖动可以分为随机抖动( r j ：r a n d o mj i 他r ) 和确定抖动( d j ：d e t e n l l i n i s t i cj i t t e r ) ，如图2 2 所示。i u 是由热噪声引起的，一般认为其概率密 度函数( p d f ：p r o b a b i 】n yd i s t r i b u t i o nf l l i l c d o n ) 服从高斯分布。随机抖动是没有边界的，可以用高 斯分布中的标准方差g ( m o t ，m e a n s q u a r c ) 来定量表示。确定抖动可分为数据依赖性抖动( d d j ： d a t a d e p e n d e n tj i n e r ) 、周期抖动( p j ：p 州o d cj i 恤r ) 和串扰( c r o s s 诅1 k ) 。其中数据依赖型抖动包 括码间干扰( i s i ：i n t e r - s y m b 0 1i n t e m r e n c e ) 和占空比失真( d c d ：d u 科c y c l e d i s t o r t i o n ) 。码间干 扰源邑与数据相关的效应以及发送端或信道的幅频特性导致的边沿偏移。占空比失真主要是由时钟 周期的不对称性引起的。周期抖动的来源主要是一些周期性干扰源的电磁干扰，比如电源线上的干 扰。串扰则是其他干扰源的非周期干扰造成的。与随机抖动不同，确定抖动是有边界的，一般就用 其边界峰峰值( p e a k t o i p e a k ) 表示。 总抖动只能通过测量系统的误比特率得到，而误比特率的测量非常耗时，很不方便。随机抖动 和确定抖动可以通过示波器或频谱分析仪得到，所以一般都是先测量随机抖动和确定抖动，再通过 转换得到总抖动最后获知系统的误比特率。 u h c o r r e a t e dc o r r e i a t o d 图2 2 抖动的种类【q 抖动产生特性和抖动传输特性p 1 这两项指标是从系统角度表征复接器的抖动性能。 抖动产生是指模块输入为无抖动信号时，在输出信号上叠加的抖动。该指标一般用在发送模块 上，实际中也很容易观察。 抖动传输可以定义为输入信号中的抖动被传输到输出端的值，一般表示为在某个频率上输出抖 动和输入抖动的比值。在复接器中，该指标用来评估时钟倍频单元的性能。 输出信号眼图 测量抖动最基本也是最直观的方式就是观察信号眼图。当一个数字信号的波形被划分成很多等 长的时间短，每一段氏为若干个信号周期，再将各段彼此重叠就得到眼图。图2 3 所示即为一个不 d 第二章复接器系统设计 归零信号( n r z ) 的典型眼图。通过在示波器上观察服图可以测量随机抖动和确定抖动，而且可以 得到许多对电路设计的指导信息。 岫g m 一”i一_ j”：；! 一”哟 睡：。羹嚣i 、。，黛“ “嚣鬻瓤7 重_ 、女d 2 一 鲞篓 、 2 2 复接器系统结构 5 0 t ) s 诅i 、 图2 3 典型的信号眼图 复接器的系统结构框图如图2 4 所示。 1 6 路 l v p e c l 并行输入 l v p e c l 参考时钟 图24 复接器结构框图 p c m l 高速串行 数据输出 p c m l 高速时钟 输出 d 0 到d 1 5 是1 6 路并行输入数据，速率为1 5 6 m b p s 。输入数据经过数据输入接口转换为c m o s 电平进入复接器。1 6 ：1 并串转换单元( p i s o ：p a r a l l e l - i n - s e 血l - o u t ) 将1 6 路1 5 6m b p s 的并行数据 转换为一路2 5g b p s 的串行输出。速率为2 5g h z 的时钟信号将会对串行输出重定时以消除复接过 程中所积累的抖动。控制信号c l k s e l 可以在0 。和1 8 0 。之间选择该时钟的相位以调整取样日寸刻。 2 5g b p s 的串行数据最后经过高速数据驱动器驱动片外的5 0 q 电阻。重定时之前的串行数据也通过 一个驱动器引出，以便测试时比较重定时对输出抖动性能的影响。 芯片内部的时钟倍频单元将片外输入的1 5 6m h z 的时钟信号1 6 倍频得到2 5g h z 的内部时钟。 时钟倍频单元采用基于锁相环的结构来获得低抖动的输出时钟。控制信号v c p 可以控制锁相环中电 荷泵的输出电流，从而改变锁相环的环路特性。2 5g h z 的时钟经过1 6 分频得到复接器所需的不同 速率的时钟。2 5 g h z 的时钟还被用来对输出信号重定时。对时钟倍频单元的详细描述参见第四章。 复接器的功耗与其速度密切相关，为了降低系统的功耗1 6 ：l 复接器1 作在半速率模式。因此， 一5 东南大学硕士学位论文 复接器工作的最高时钟频率为1 2 5g h z ，在o 2 5 岫c m o s 工艺中完全可以利用c m o s 逻辑实现此 复接功能。半速率工作所需的5 0 占空比时钟可以由2 5g h z 时钟二分频得到，这也是让时钟倍频 单元产生2 5g h z 时钟的一个原因。1 6 分频由级联的二分频器组成，其中第一级二分频工作在2 5 g h z 速率上，其余的工作速率递减。因此，第一级采用源极耦合逻辑( s c f l ：s o u r c ec o u p l e df e t l o g i c ) 以实现高速，其余各级均采用c m o s 逻辑以降低功耗。输出重定时实际上是一个高速d 触 发器( d f f ：df l i p f 】o p ) ，同样工作在2 5g h z 的最高速率，因此也采用s c f l 结构。 6 第三章并串转换单元 第三章并串转换单元 并串转换单元( 有时也称复接器，但在本文中复接器是指整个芯片，为避免混淆这里采用并串 转换单元) 从本质上来说是数字电路，但是它与一般的数字电路又有区别因为它的工作速度比较高。 并串转换单元的设计需要采用高速的电路结构，同时还要更多地考虑电路的模拟特性。 本章主要描述并串转换单元的结构选择以及电路设计。3 1 节首先简单比较了高速并串转换常 用的几种结构。3 2 节阐述了本次设计中所采用的并串转换单元的设计。锁存器( l a t c h ) 和缓冲器 ( b u 髓r ) 是高速设计中最常见的两个基本模块，3 3 节的数据重定时电路和3 4 节的接口电路就是 这两个模块的具体应用。 3 1 并串转换单元的结构与原理 数据的并串转换可以通过三种基本结构来实现，即串行、并行和树型，这三种结构的组合可以 实现更高阶的并串转换”。 3 1 1 串行结构 串行并串转换实际上就是一个带置位功能的移位寄存器。一个4 ：1 的并串转换可以由三个d 触发器和三个2 ：1 的选择器构成，如图3 1 ( a ) 所示。d 触发器起存储单元的作用，而2 ：1 数据选择 器起单刀双掷开关的作用。当c 刚4 信号为高电平时，d 1 、d 2 、d 3 和d 4 四路输入数据经选择器加 在d 触发器的输入端，又在时钟c k 的作用下被锁存到相应的d 触发器中。当c k 4 信号为低电平 时，d 触发器和选择器组成了一个移位寄存器，在时钟c k 的作用下其中存储的数据依次串行输出。 图3 ，1 f b ) 为时序图。 在这种结构中只需要两个时钟信号：一个用于通道选择，其频率等于输出速率的l m ，占空比 是1 ：( 一1 ) ：另一个用于数据移位，其频率等于输出速率。这种结构的优点在于原理和结构简单，数 据速率较低时是一个很好的选择。但是这种结构实现高速复接有一定困难，因为从图3 1 中可以看 出，信号路径上的所有电路都工作在最高速率，d 触发器和选择器的速度限制了并串转换所能达到 的速度。为了达到高速，电路设计所用的技术非常关键，一般来说需要大电流来实现高速度，而这 样总体功耗会非常可观。因此，串行结构并串转换主要有两种应用：一是较低速率或中等速率情况 下；二是超高速情况下，此时d 触发器可以采用宽带延时单元实现。 d 4d 3d 2d 1 ( a ) 电路结构 d o 东南大学硕士学位论文 d 1 a 1一五2 t d 2 _ 一1 r _ t 豇_ 一 d 3 曼!望 泓二工二二二 二二二工二二二 e 二二二工二 c m 厂厂厂 c x 厂 厂 厂 厂 厂 厂 厂 厂 厂 厂 d o 二二工卫 互工亘口 亘工翼 3 1 2 并行结构 ( b ) 时序示意图 图3 1 串行4 ：1 并串转换 并行结构并串转换等效予一个单刀多掷开关，其单刀与输出端相连。4 ：1 并行井串转换可以由 四个与门、一个或门和一级d 触发器构成，如图3 2 ( a ) 所示。每个与门的一个输入端连接一路低 速率数据，另一端连接一个占空比为1 ：3 的1 4 时钟信号。每个与门的输出作为一个四输入或门的 输入，在时钟c k 的控制下四路信号轮流切换输出。最后一级的d 触发器用来消除来自于或门输出 脉冲中的毛刺。图3 2 ( b ) 所示为时序图。 d 1 d 4 ( a ) 电路结构 d 1 垒 ：二 二二堕 d 2 二二 正二二丁二 亘 d 3 二= 互二二工二互 d 4 二二 匠二二工二亘 ckl厂广 c i 一西=o 一一。m!o q 【l星o e oo日=o【，、】obbl； 第三章并串转换单元 图3 8 单端差分转换电路【2 】 n 并串转换单元的另一个基本模块选择器也采用了c m o s 逻辑结构，因为漫计时发现即使 是最后一级2 5g b p s 速率级的数据选择c m o s 逻辑也能够实现适中的性能，而功耗则远小于s c f l 逻辑实现的选择器。选择器由三个标准c m o s 逻辑的与非门组成，如图3 9 ( a ) 所示，输出信号的 布尔表达式为： f ：面面硬i 面 、 l j lj = d 1 c 尼+ d 2 c 世 其中，d 1 和d 2 为两路输入数据，c k 和c k n 为差分时钟信号，f 是选择输出信号。可见，在c k = o 时选择d 1 作为输出，在c k = 1 时选择d 2 作为输出，即实现了选择的功能。图3 9 ( b ) 所示为输出 2 5g b p s 数据时的仿真波形，仿真时选择器输出驱动一定的负载。仿真结果显示c m o s 逻辑的选择 器可以实现2 5g b p s 的数据选择。 ( a ) 电路结构 3 3 数据重定时 ff i 2 虽1 要o 11522533 544 55 t i m e 【n s 图3 9 c m o s 逻辑2 ：1 选择器 ( b ) 仿真结果 半速率并串转换单元的输出可以不经过同步直接作为输出，在追求工艺极限速度时经常这样 做。但是这样做也有明显的缺点，即时钟的占空比失真会导致输出数据比特宽度的不一致，从而引 起抖动。利用一个频率与输出数据速率相同的时钟对数据进行采样可以消除这一抖动来源。 罗】96e老 虽亨【】m6e琶 东南大学硕士学位论文 3 3 1s c f l 锁存器及d 触发器 数据重定时可以通过一个高速d 触发器来完成。在设计中这个d 触发器采用s c f l 逻辑来实 现，这样做有两个主要考虑：一是该d 触发器需要高速度，时钟频率为2 5g h z 时采用c m o s 逻辑 难以实现较好的性能：二是高速信号一般需要以差分形式输出到片外，采用s c f l 逻辑可以自然地 提供高速差分输出。 图3 1 0 所示为s c f l 结构锁存器的电路结构，主要由三部分组成：由m i 、m 2 组成的取样部 分、由m ”m 4 组成的锁存部分以及由m 7 、m 。组成的输出缓冲。由时钟c k 和c k n 控制的差分对 决定锁存器处于取样周期还是锁存周期。当时钟c k 为高电平时，尾电流l 完全流经取样部分，输 出信号跟踪输入信号。当时钟c k 为低电平时，取样部分被关断，锁存部分将取样得到的数据锁存。 在s c f l 锁存器的设计中，信号峰峰值圪。和锁存器延时岛是两个需要考虑的指标。若假设输 出缓冲的电压增益为l ，那么峰峰值圪。主要由尾电流l 和负载电阻凰决定。p 。无需太大，因为 太大的幅度会使得充放电时间过长而降低速度。保持不变，可以通过增大尾电流减小负载电阻 来提高速度，但这样显然会增大功耗因此需要折中考虑。锁存器延时妇由很多因素决定，像负载大 小、尾电流k 和节电x 、y 处的寄生电容等。节电x 、y 处的寄生电容是影响延时的主要因素，在 设计中可以通过优化晶体管的尺寸，减小该节点连线电容来较小电容等方法减小延时【”。为了让尾 电流能够在取样和锁存部分之间完全交替，时钟差分对管m s 、m 6 的尺寸有一定要求。若假设输入 时钟的峰峰值为p 么，m 5 、m 6 的宽长比须满足： 里上( 3 圳 l 匠 总之，s c f l 锁存器的许多设计目标是相互矛盾的，需要仔细优化。 v d d d d n g n d 图3 1 0s c f l 结构的锁存器 d o n d 0 图31 1s c f l 主从d 触发器结构示意图 1 4 d o d o n 第三章并串转换单元 两个锁存器及联可以得到一个s c f l 的主从d 触发器。图3 1 1 所示为下降沿采样的s c f l 主 从d 触发器的结构示意图。建立时间和保持时间是d 触发器两个最基本的指标，在应用时需要满足 其要求。 3 1 3 2 重定时电路中的建立、保持时间关系 图3 1 2 是最后一级2 ：l 并串转换单元和数据重定时电路的局部结构示意图。本小节着重分 析该重定时电路满足建立、保持时间关系的条件。 最后一级2 ：1 并串转换单元( p l s o ) 的输出串行数据是单端c m o s 信号，需由单端差分转换 电路转为差分信号再提供给数据重定时单元( r e t i m e r ) ，即s c f l 逻辑d 触发器。数据重定时电路 需要2 ，5g h z 符合s c f l 逻辑电平的差分时钟，二分频电路也是采用s c f l 逻辑( 将会在4 7 节中介 绍) ，而最后一级并串转换单元采用c m o s 半静态逻辑，因此二分频输出需要经过电平转换电路转 换为c m o s 电平。 假设二分频器延时为f * ，电平转换延时为f l 。，复接器的时钟到输出数据的延时为f p l s o ，单端 差分转换电路的延时为钿，重定时d 触发器的建立时间、保持时间分别为。：岫d ，采样时钟周 期为l k ，则要正常工作需要满足： j i ? c l k ud ? p + lb + l p l 9 。+ fs d ) t 州叩r11 、 t m + t b + l i ，i 9 0 + f 。d 2 f h o 整个路径上的延时一般来说总会大于一个d 触发器的保持时间，因此第二项条件一般都能满足。但 是如果延时很大，使得其与d 触发器的建立时间之和大于一个时钟周期，重定时d 触发器就无法可 靠工作。解决的办法是可以在该d 触发器的时钟输入路径上增加延时单元( 图中阴影部分) 以抵消 路径延时的影响。 d 1 d 2 3 3 3 时钟相位选择电路 图3 1 2 数据重定时局部结构图 根据上一小节的讨论，理论上可以使数据重定时单元可靠工作。但是在设计中发现，尽管在正 常情况下重定时d 触发器可以正常工作，但是当温度和器件模型变化时路径延时变化较大，某些情 况下会破坏公式( 3 3 ) 中的条件。图3 1 3f a ) 所示为满足建立时间时的时序关系，此时d 触发器会 在时钟下降沿对数据正常采样。当数据延时过长时，d 触发器就可能不满足建立时间的条件，此时 d 触发器无法可靠工作。图3 ，1 3 ( b ) 所示为一种极端情况，即采样时钟f 降刚好在数据转换瞬间， 此时d 触发器的输出信号d o u t 有很大的随机性。但是，这种情况下采样时钟的上升沿正处于数据 的中心附近，因此如果可蚪利用上升沿采样将能满足建立时间的要求，输出正常信号d o u t 。 东南大学硕士学位论文 c l k厂 厂 厂 ( a ) 满足建立时间条件 c l kl 厂 厂 厂 d o u ta 互d ( b ) 不满足建立时间条件 图3 1 3 两种情况下的时序图 本次设计中在重定时d 触发器的时钟输入端增加了一个时钟相位选择电路。图3 1 4 ( a ) 所示为 时钟相位选择器的结构图，包括了控制信号输入接口，实际设计中用该电路取代图3 1 2 中阴影部 分的延时单元。一般情况下时钟相位选择电路输出同相的时钟，其作用相当于一个延时单元：当出 现极端情况不能满足建立时间的要求时，可以通过外加信号控制使其输出反向的时钟，这样就等效 于上升沿采样。由于这里的时钟采用差分信号，因此采用一个异或门就可以实现这样的功能。图3 1 4 ( b ) 所示为差分异或门的电路结构。控制信号在芯片内部通过一个弱p 型晶体管接到电源并且通过 焊盘接到芯片外部。正常工作时输入控制信号焊盘可以悬空，此时控制信号由弱p 型晶体管拉到高 电平，异或门输出的时钟信号c l k 和c l k 同相；如果需要时钟反相，只需要将控制信号焊盘接地 即可。此时由于弱p 型品体管的导通电阻很大，所以产生的额外静态功耗也很小。时钟相位选择电 路的仿真波形如图3 】5 所示。 c l k c l l o ( a ) 结构示意图 a a v d d g n d ( b ) 差分异或门电路结构 图3 1 4 时钟相位选择电路 第三章并串转换单元 3 4 接口电路 图3 1 5 时钟相位选择电路仿真波形 接口电路( i o ) 是指在两个或多个输入输出端口( 如芯片一芯片，芯片一背板等) 之间完成 某种电气要求实现连接的电路单元。常见的i o 类型有t t l 、p e c l 、l v d s 、c m l ( 电流模逻辑) 等。c m l 接口具有结构简单、易于匹配、功耗时钟、速度快等特点，很适合作为高速信号的接口。 3 4 1 输入接口 根据芯片的系统设计，复接器的输入信号为1 5 6 m b p s 并行数据和1 5 6 m h z 的参考时钟。实际 采用的输入接口如图3 1 5 所示吐电阻r 用来实现阻抗匹配。 3 4 2 高速信号输出接口 圈3 1 6 输入接口电路结构 芯片内部的高速信号与外界通过c m l 接口连接。为了能够驱动5 0 n 外部负载，输出缓冲器必 ea=o， 东南大学硕士学位论文 须输出很大的电流，因此缓冲器中晶体管的尺寸就会很大，这表示前级电路的负载很大。采用多级 缓冲器级联是一种有效的方法。本次设计中采用两级差分放大器级联，后级与前级的比例为2 ：1 。 最后一级的负载电阻考虑到与传输线匹配最佳值应为5 0q ，但是此时所需的电流过大，因此设计时 折中考虑功耗和信号完整性选取为7 5n 。图3 1 7 所示为两级输出缓冲的电路结构，某些参数也标 注于图上。 v d d g n d 图3 1 7 级联输出缓冲的电路结构 第四章时钟倍频单元的设计与分析 第四章时钟倍频单元 复接器中时钟倍频单元的设计需要在不同的层次上对若干种可能的方案折中考虑。每种方案都 有各自的优缺点，关键是哪种最符台系统的要求。在最顶层，需要在儿种常用的倍频方案之间做出 选择，重要的评估指标包括：输出频率、相位噪声性能、集成度、功耗等。倍频方案确定后，每个 单元模块的选择也有很多设计上的考虑。 由于相位噪声性能是评估时钟倍频单元的重要指标，4 1 节首先介绍抖动和相位噪声的定义以 及两者间的关系。4 2 节比较了儿种常用的时钟倍频方案最终决定采用基于锁相环的时钟倍频。4 3 节给出锁相环环路特性设计中的一些考虑。44 节到4 7 节介绍了锁相环中单元模块的具体设计过程。 4 8 节分析了如何由单元模块的相位噪声得到锁相环的输出相位噪声。 4 1 抖动与相位噪声 一个周期信号可以表示为 v 。( f ) = ( f ) c o s ( 2 矾+ 妒( ，) ) ( 4 1 ) 其中爿( 0 为幅度，p ( f ) 为相位。理想的周期信号( 0 和p ( 0 均为定值，信号的频谱只在频率为疋处有 一分量。但是由于噪声的存在，4 ( ) 和p ( 力均会受到干扰，导致实际的频谱会在疋附近扩展。幅度上 的扰动一般可以通过电路的限幅特性予以消除，而相位上的扰动( 称为相位噪声) 却不具有这种性 质，会一直积累下来反映在输出