（电路与系统专业论文）低功耗触发器研究.pdf

摘要 在低功耗大规模集成电路设计中，其中很有意义的一块是如何降低同时钟网 络相关的这部分电路的功耗，因为有资料表明，这一块电路的功耗占整个芯片功 耗的2 0 - - 5 0 之多。而其中触发器所消耗的功耗有占时钟网络功耗的9 0 。 因此通过降低触发器功耗达到降低芯片总功耗显得非常的重要。 由于c m o s 电路的功耗与c m o s 电路的负载电容，电压，时钟频率及开关 活动性有关，因此在低功耗c m o s 触发器设计过程中，许多低功耗设计技术都 可刿归纺多9 通过减小上面的参数来达到低功耗的目的。与此相对应的，在本论文 中，分别对将少时钟负载或数据通路的负载的触发器设计；减小时钟信号幅度的 触发器设计；降低时钟频率的双边沿触发器设计以及应用门控技术来减少触发器 无效跳变设计的触发器结构进行了讨论。此外，由于触发器的短路功耗和控制触 发器的时钟信号的交迭程度有关，因此文章还对通过合理规划时钟信号的交迭来 达到减少触发器短路功耗的低功耗触发器结构进行了讨论。 a b s t r a c t o n eo ft h es i g n i f i c a n t c o m p o n e n t s o fl o w p o w e r v l s i d e s i g ni sh o w t or e d u c et h ec l o c kr e l a t e dp o w e r s o m er e s e a r c h e ss h o w t h a tt h ec l o c k s y s t e mc o n s u m e s2 0 5 0 o ft h et o t a lc h i pp o w e r i nt h i sc l o c ks y s t e m p o w e r , 9 0 i sc o n s u m e db yt h e f l i p - f l o p s t h e m s e l v e s s oi t i s v e r y i m p o a a n t i nt o t a lp o w e r s a v i n gb yr e d u c i n gf l i p f l o pp o w e r c o n s u m p t i o n d y n a m i cp o w e ri sd o m i n a n t c o m p o n e n t o ft h e a v e r a g ep o w e r d i s s i p a t i o n i nc m o sc i r c u i t s a n dt h e v a l u eo fd y n a m i c p o w e r i s d e t e r m i n e db yn o d e c a p a c i t a n c e ，s u p p l yv o l t a g e ，c l o c k 丹e q u e n c ya n d s w i t c h i n ga c t i v i t yo fc m o sc i r c u i t s s om o s tl o wp o w e rd e s i g n sa r e a c h i e v e db y r e d u c i n go n e o rm o r et h o s ea b o v e p a r a m e t e r s i nt h i sp a p e r , l o w p o w e rf l i p f l o p sd e s i g n sb yt h er e d u c t i o no ft h el o a do fc l o c ko rt h e d a t ap a t h ；b yt h er e d u c t i o no fc l o c ks w i n g ；b yt h e r e d u c t i o no fc l o c k f r e q u e n c ya n db yt h er e d u c t i o no ft h o s ei d l et r a n s i t i o n si nc m o s c i r c u i t s w i t hc l o c k g a t i n ga r ed i s c u s s e d f u r t h e r m o r e ，l o wp o w e r f l i p f l o pd e s i g n b yr e d u c i n gt h es h o r t c i r c u i tp o w e rw h i c hr e l a t e sw i t hc l o c k o v e r l a p p i n g i sa l s om e n t i o n e di nt h i sp a p e r 致谢 首先，衷心感谢吴训威教授。本论文的选题和写作过程得到了吴训威教授的 悉心指导。此外，感谢吴训威教授在我硕士研究生学习阶段所给与的各种拓展我 眼界和发展自身能力的机会。没有他的引导，我不可能进入这个研究领域。在此 表示由衷的感激和深深的谢意! 同时衷心感谢陈偕雄教授、杭国强副教授。本论 文最终的完成得益于陈偕雄教授的指导和杭国强副教授的帮助。 衷心感谢师母周玳老师给我的关心和爱护。祝她身体健康 衷心感谢沈继忠教授和王锐老师。他们在我求学期间给予的关心和帮助无疑 是我顺利完成学业的另外一个因素。 感谢浙江大学信息科学与电子工程系的陈华华、刘观生、朱挺、应子林等诸 位博士、硕士研究生的帮助。 深深地感谢我的父母、姐姐和哥嫂对我家庭的关照 特别的感谢给予我的妻子。正是她的任劳任怨使我得以在外面安心学习 感谢所有扶育和培植我的老n 4 f ，感谢所有关爱和帮助我的人们。 本项研究得到了多项国家自然基金( n o 6 9 9 7 3 0 3 9 ) ( n o 6 0 2 7 3 0 9 3 ) 和浙江 省科技厅项目( 0 6 0 1 1 1 0 0 2 2 ) 资助，属于国家自然科学基余重点国际合作项目 ( 6 0 3 1 1 1 3 0 1 9 1 ) 的研究部分。特此感谢 绪论 1 1 为什么需要低功耗设计 以往v l s i 设计者更加关心的时如何提高电路的速度和节省芯片的面积，并 将电路的速度和面积作为设计时的2 个约束，而对电路的功耗却考虑通常处于相 对次要的位置 i i 。因此经常是电路设计完成后才来考虑电路的功耗问题。但在近 3 0 年来，随着集成电路设计技术的迅猛发展，集成电路的特征尺寸越来越小， 集成度和电路的时钟频率也飞速增加导致功耗的急剧增加。功耗的不断增加，不 仅使各种便携式设备遇到电源方面的问题，而且芯片的过热亦易导致它们工作的 失效及寿命的缩短。这切使降低功耗成为集成电路设计中除速度和面积外需要 考虑的第三维度( 2 1 。以i n t e l 公司下一代采用9 0 h m 工艺的p r e s c o t t 为例，它的芯 片面积为1 1 2 m m 2 ，共集成1 2 5 亿只晶体管，供电电压为1 1 2 v ，供电电流为9 1 a ， 工作频率为3 g h z 以上，而功耗达到1 0 2 w ( 网上材料汇总) 。功耗的急剧增加， 带来了一系列的问题。 以上述的i n t e l 的9 0 h m 工艺p r e s c o t t 为例，它的单位面积发热量与一个普通的 1 0 0 0 w 热得快的单位面积发热量相比毫不逊色。高的功耗导致了芯片的高温。 上述处理器的标称工作温度就已经达到7 4 摄氏度。工作温度的升高不仅使各种 轻微物理缺陷所造成的故障显现出来，而且高的工作温度使连线电阻变大，线延 时增加，导致严重的时延故障。同时温度的升高将导致漏电流增加，使芯片内部 的供电网失效，等等。这些最终将导致电路的可靠性的降低。有资料表明，芯片 的温度每上升l o 度，芯片的故障率就提高2 倍【3 1 。 高功耗除了影响芯片的稳定性外，也对那些使用电池的移动系统如笔记本计 算机，手机等的应用和发展造成严重的障碍。移动系统灵活的移动性与电池的寿 命密切相关。但是电池技术本身的发展速度跟不上因集成电路的集成密度增加和 频率增加导致的功耗的增加速度【l ，4 l 。因此如果不进一步将功耗作v l s i 设计的一 低功耗触发器研究 个约束，巨大的功耗最终将制约各种便携式电子、通信及其它消费电子类产品市 场的不断壮大。 此外大的功耗还对芯片的散热提出了更高的要求。以i n t e l 处理器为例，早 期的3 8 6 、4 8 6 芯片，功耗不足5 w ，使用时不必要给它安装散热片，风扇等一 些附加物品。后来出现的p e n f i u m 功耗为1 0 w 左右。几年前的p e n t i u m 3 ，采用 0 1 8 u m 工艺，时钟频率6 0 0 m h z ，功耗为2 8 w 。而随后出现的p e n t i u m 4 ，采用 0 1 3 u m ，时钟频率2 g h z ，功耗为5 3 w 。到下一代采用9 0 n m 工艺的p r e s c o t t 功 耗超过1 0 0 w 。处理器巨大的发热量已经无法用简单的铝散热片加电风扇来完成 散热工作。它需要性能更好的散热材料和技术来保证将芯片热量及时散发出去。 目前已有人提出了半导体制冷+ 液态制冷的复合散热技术。另外对那些小巧的移 动设备而言，它们中内嵌的处理器被要求更多的功能，更快的速度，但却被安装 在更小的体积里。因此这些移动设备的散热将更成问题。而解决这些散热问题费 用无疑随着芯片功耗的迅速增加而飞速增加。 除了散热，如何将这些“发烧”的芯片包装起来成为另外一个问题。以前， 当芯片功耗很小的时候，用便宜的塑料封装就行了。但是随着芯片功耗的增加， 对封装材料的导热性能的要求越来越高。于是_ 丌始采用陶瓷封装。与塑料和玻璃 封装相比，陶瓷封装( 如a 1 2 0 3 ) 的导热性能分别提高1 0 0 和3 0 倍 5 】并且具有良 好的热膨胀率。但是它的电介质常数也很大，从而导致接触电容很大。在费用上， 陶瓷封装要远远高于塑料封装。因此高功耗导致芯片的高温最终使芯片的包装成 本大大提高。 上述因功耗引起的一系列问题已经成为集成电路继续发展的一个很大的障 碍1 6 j 。但同时也促使v l s i 设计者以及相关行业界形成共识即在集成电路设计中 采用低功耗设计技术。1 9 9 2 年美国半导体工业联合会确认低功耗设计技术是集 成电路设计的一个紧急技术需要 9 】o 1 2 低功耗设计技术 如图1 1 所示低功耗设计技术贯穿于从系统级到器件( 工艺) 级的整个数字 系统设计过程0 。1 3 1 。在图中除了最后一个层次与电路的工艺设计有关外，其它 的4 个层次只和逻辑电路设计有关而和电路工艺无关。 第一章绪论 整个电路系统的低功耗设计可以通过如图1 _ i 所示的各个设计层次来实现 但是在每个设计层次中，低功耗的实现方法是不一样的。分别简单介绍如下。 l s y s t e m 0 fa l g o r i t h m i l a r c h i t e c t u r e l l o g i c c i r c u i t l ， id e v i c e pr o c e s s 图1 1v l s i 设计层次 1 2 1 基于电路工艺的低功耗设计 一个有效的降低c m o s 电路功耗的方法是降低电路的电源电压( 具体原因 将在后继章节中介绍) 。但是随着电源电压的降低，特别是电源电压接近m o s 管的阈值电压时，将明显地导致电路延迟的增加和亚阈值电流的增加，从而导致 电路性能的下降。为了克服这个问题，m o s 管的尺寸( 大小) 必须按照一定的 规则进行缩小。从而使电路的设计和电路的工艺相关。晶体管尺寸的缩小，可以 带来很多的好处。 1 、小尺寸晶体管具有良好的低电压工作特性； 2 、晶体管尺寸的减小使得管子的节点电容和管予间的连接电容减少； 3 、小尺寸晶体管有利于提高集成密度，使将整个系统集成到一块芯片上成 为可能，从而有利于系统的功耗和面积的节省。 等等。 1 2 2 基于逻辑和电路级的低功耗设计 可以通过下面的几种方式实现在这个电路设计层面的低功耗。 低功耗触发器研究 4 l 、尽可能多地使用静态c m o s 电路。因为与静态相比动态c m o s 电路的功 耗往往比较大； 2 、通过逻辑优化，减少丌关活动性； 3 、优化时钟和总线的负载； 4 、优化电路结构，在保证电路性能的情况下，使电路结构简化： 5 、对时序电路采用优化编码使频繁变化的状态之间的海明距尽可能地短： 6 、区分电路中活动相对频繁和相对不频繁的部分，从而在电源电压，晶体 管尺寸上分别对待，实现低功耗设计。 等等。 1 2 3 结构级低功耗设计 在电路结构设计这个层次上，下面方法有助于低功耗的实现。 l 、采用功耗管理技术，对处于“空闲”状念的电路模块及时关断，以达到 节省功耗的目的； 2 、采用基于流水或并行结构的低功耗结构，从而在速度，功耗或速度功耗 积方面实现优化； 3 、在资源调用时尽可能实现本地化。比如采用分块使能的存储器。减少全 局总线，相互关联程度很高的模块尽可能放在一起。 等等。 1 2 4 算法级的低功耗设计 1 、优化指令结构，保证在执行该指令时，使尽可能少的硬件参与指令的实 现，从而实现低功耗： 2 、优化数据结构，减少开关活动性。 等等。 1 2 5 基于系统级的低功耗设计 第一章绪论 系统级的低功耗实现不仅仅是由硬件来完成，而是软硬件联合来完成。在功 耗管理软件的控制下，硬件能响应软件发出的各种功耗指令而使硬件的部分，系 统的部分乃至整个系统处于工作( w o r k i n g ) 、休眠( s l e e p i n g ) 、软关机( s o f to f f ) 或关机( m e c h a n i c a lo f f ) 状态，从而达到低功耗目的。 1 3c m o s 电路的功耗分析 c m o s 电路的平均功耗可以用式( 1 1 ) 来表示： p 鲋g = p 却n 4 m i c 七ps h o r t + p l t d k 驴+ p s t c l 1 u 其中r 代表c m o s 电路的平均功耗，p a y 。代表动态功耗，尸曲。代表短路功 耗，只。代表静态功耗。 x 一 y kn ( b ) 幽i2 c m o s j 结构及其功耗分析 动态功耗是c m o s 电路电源对电路的节点电容进行冲放电所消耗的功耗。如 图1 2 ( a ) 所示的基本c m o s 电路结构中，当电路的输入五的电平由低到高再变 低的变化过程中，电路中的p m o s 逻辑块和n m o s 逻辑块不断处于导通和截止 的交替变化中，从而对输出端的负载电容不断的冲放电而产生动态功耗。动态功 耗的大小和负载电容的大小，电源电压，以及在单位时间内节点冲放电的次数有 关。具体可以表示为 1 2 】： 尸加。= k c o 。，( 1 2 ) 式中世代表在一个时钟周期内，在输出节点上的平均有效跳变数；c 。代表输出 节点的等效电容；表示为电源电压：厂为时钟频率。 在c m o s 电路功耗中，动态功耗占总的平均功耗的绝大多数，约为8 0 ， 因此在低功耗设计中，主要考虑是如何降低动态功耗。 k 1 了 川几p r 匕 一lr， ir一碍0硌， 低功耗触发 | 研究 当c m o s 电路输入信号的上升下降时间大于电路输出端信号的上升下降时 间时就产生了短路功耗。如图1 2 ( a ) 所示，在理想情况下，电路中的n m o s 和 d m o s 块，一个处于导通时，另一个马上处于截至状态，从而使电源与地之间不 存在一个直接的通路，即不存在短路功耗。但是在实际情况下，输入信号的上升 和下降都需要一定的时间。在输入信号，n m o s 的阈值电压，p m o s 的闽 值电压及电源电压矿矗满足下列条件时 1 七弘t 口净t d 吼电 峨p ：吼 ( a ) ( b )( c ) 图3 1 0 文献 3 3 】单锁存器d 触发器及备时钟信号相位关系 从图3 1 0 的电路结构可知，它通过4 个串接在时钟线上反相器和串接在数据 输入端及锁存器环路上的8 个m o s 管来产生图3 9 中d kb 所示宽度为4 珀窄 擎学 上轨咖 低功耗触发器研究 脉冲的。在窄脉冲持续期间，数据被采样，同时锁存器环路被断丌。在其它时叫 里，数据输入端被断开，锁存器环路被接通，并将在宽度为a 7 的窄脉冲中采样 到的数据锁存到锁存器后加以输出。整个过程同时钟波形为c kb 作用在主触发 器上产生的效果一样。从图3 1 0 中各时钟信号的相位关系可得4 7 大小为2 个反相 器的延时。事实上，当数据端驱动能力足够强，以至于能直接改变锁存器中锁存 的数据时，可以将图3 9 中接在锁存器环路上的4 个m o s 管省去，使锁存器环路 处于永久导通状态，这就是文献 3 4 提出的单锁存器触发器原理，其电路结构见 图3 1 1 。 旦睁d b 。虹书叶p 芦 图31 l 文献【3 4 】单锁存器d 触发器及各时钟信号相位关系 从图3 1 l 所示的电路结构可知，根据在c l k c l k l 得到的宽度为a 瑚窄脉冲期 问内数据输入端的值的不同，决定给端点l 或2 强制接地，从而达到改变锁存器锁 存的数据的目的。在其它时间里锁存器断开与地相连，处于锁存状态。g x l 茎j 3 9 所示的各时钟信号的相位关系可知，a 畎小为3 个反相器的延时。 3 5 触发器的动态特性 对如图3 2 所示的电平敏感的主从结构埘r 触发器而言，它是分两步动作的： c l k = 1 期间主触发器按照输入信号的状态翻转，等到c k 变为0 时从触发器再按 照主触发器的状态翻转，使输出端改变状态。而且为避免c l k 下降沿的到达时主 触发器的状态与，、k 的状态不符，通常应该使t ，、世的状态在c l k = 1 时保持不 变。由此不难达到下面的结论。 一、 建立时间 建立时间是指输入信号应该先于c k 信号到达的时间，用k ，表示。由图3 1 2 可知，j 、k 信号只要不迟于c k 信号到达即可，因此有k ，= o 。 第三帝一次操作原理；6 乏弄类触发器的摹本结构 k o 0 l 第矿 卜_ r r 一 jii 图3 1 1 主从型j k 触发器的动态波形 但是对于边沿触发器而言，。往往不可能为0 。为了使触发器能正确工作， 它需要输入数据在触发沿到来的一段时矧内保持不变，即建立时间。这个时间长 度大约是输入端门的延迟时间。同时也需要输入端在触发沿过后一定时间内保持 数据不变，即保持时间。具体见图3 1 3 ( a ) 。 e 堑 图3 1 3 ( a ) 触发器建立、保持和传输时间定义( b ) 边沿触发器与组合电路串接示意图 二、 保持时间 为保证电平敏感的主从型j k 触发器可靠翻转，输入信号需要保持一定的时 间。保持时间用啊表示。如果要求c k = - l 期间，、世的状态保持不变，而c k = 1 的时间为，则因满足一 “， 三、 传输延迟时间 若将从c k 下降沿开始到输出新状态稳定地建立起来的这段时间定义为传输 低功耗触发器付f ， 时间，输出状态从低到高和从高到低的传输时间是不同的，分别用t e r t 和t p h t 。 对于如图3 2 所示的电路结构而言，如果假设门的平均延迟为轫，那么传输时间 和门的平均延迟的之间的关系为 t p u 4 = 3 t p d t p h l = 4 t p d 一般情况下我们用t p 来表示触发器的传输时间，如图3 1 3 ( a ) 所示。 四、最高时钟频率 因为图3 2 所示的主从型触发器是由两个同步r s 触发器组成的，为保证主 触发器的可靠翻转，c 肛的高电平持续时间f 应该大于3 砌。同理为保证从触发 器的可靠翻转，c l k 的低电平持续时间也应该大于3 t p d 。因此时钟最小的周期 为 t c f m ) 6 时钟最高频率为 f ：j 。 i 0 6t j 。 从图3 1 3 ( b ) 可知，对于边沿触发器而言，它的时钟最小周期为 t c ( m m ) l t p , e o m + t * i 。 所以时钟最高频率为： f 。“ l ( t p + t p , c o l t t + 。f ) 。 本章小结： 本章主要对触发器工作原理( 一次性操作原理) 进行了介绍。并且对实现一 次性操作的触发器的结构进行了讨论。由于不同触发器的触发条件不一样，有的 触发器是边沿触发的，有的是电平触发的，因此它们的功耗也有不同的特点。当 数据中有较多的毛刺时，主从型电平敏感的触发器的第一级会发生空翻转，因此 与边沿触发器相比这种触发器消耗的功耗比较大。另外，本章还对触发器的动态 特性进行了介绍。由于在触发器设计中，触发器的性能的优劣往往可以出这些动 态特性指标来判断，因此如何在新设计中改善这些指标将是一个努力的方向。 主从型d 触发器动态功耗分析 5 2 】 随着c m o s 电路集成技术的发展，在一块芯片上所能集成的电路的规模越来 越大，而且速度也越来越快，这二方面发展的同时导致集成电路功耗越来越大。 集成电路中过高的功耗不仅使其难以应用于便携式设备中，而且会造成芯片过 热，导致其性能下降，寿命缩短。另外过大的功耗要求昂贵的封装和散热设备以 保证其正常的工作。这些因素都要求能对v l s i 电路实现低功耗设计。由于准确 的功耗分析技术能在电路设计早期进j 亍各种设计折衷，达到降低设计成本和缩短 设计周期，所以目前功耗分析已成为各种低功耗v l s i 设计和综合工具中的必须 具备的步骤。 c m o s 电路的主要功耗为动念功耗，且它的大部分起因于电路对节点电容的 充放电【5 3 l 。对某一节点电容c ，的每一次充电( 或放电) 将会导致三f r 2 能量的 2 fd d 损耗。于是电路中某一节点i 在全部工作时间中的平均功耗可以表示为： 1 p = c ，v 。2 六n e ，。( f )( 4 1 ) 二 上式中石腩为时钟频率，最，为开关活动性，它表示在每个时钟周期1 扳m 中的 节点，信号的平均跳变数。显然，时钟信号是系统中跳变最多的信号它在一个 ， 工作周期内要跳变2 次( 丘。= 2 ) ，而电路中的其他结点在不汁信号竞争冒险所 致的“毛刺”时最多只跳变一次。此外，时钟信号的负荷总是最高的。为分靠时 钟以及控制住时钟偏移，就需要构建一个含有时钟缓冲器的遍布系统的时钟网络 ( 通常称为时钟树) 。所有这些均增加了时钟网络的结点电容的总和。近年来的 研究表明，在数字系统中时钟系统消耗的功率占了系统功耗的比例为2 0 5 0 。 而触发器消耗的功耗约占总的时钟系统功耗的9 0 【5 ”。由于时钟主要作用于触 发器，因此，对触发器的功耗分析及低功耗设计就变得十分重要。 在c m o s 电路中主从型d 触发器是主要采用的触发器类型。如不计罱位和 复位信号，d 触发器的输入信号相对简单，主要是时钟信号c 腩( ；丽) 及激励输 入信号d 。此外，d 触发器结构也比较简单，易于功耗分析和估算：还有，在目 低功耗触发器研究 前许多低功耗触发器研究中，都以d 触发器为基础进行的。以此提出的新的低 功耗触发器很多也是d 触发器。因此对d 触发器进行功耗分析具有很好的代表 性。 在对d 触发器的功耗估计方面，由于时钟信号对触发器的作用是固定的，因 此只要触发器的结构确定，则与时钟信号有关的功耗易于计算与估计，且对每个 触发器均一样。因此与触发器的激励输入d 有关的功耗则完全取决于d 的跳变 情况。鉴于如上分析，本章将着重研究触发器功耗中与激励输入d 有关的动态 功耗分析，以使能估计触发器电路的存储结构所消耗的功耗量，它与时钟信号所 致的动态功耗分析一起构成了对触发器的动态功耗的完整分析。另外，通过对触 发器的功耗分析，将有助于对触发器能量消耗过程的了解，从而有助于针对性地 提出的低功耗触发器的设计。 4 1 主从型d 触发器内部各节点的负载电容分析 图4 1 给出了主从型d 触发器的一般结构，为简便计，图中已省略了与置位 和复位有关的连接，在所有连线上的数字为节点编号。图中主锁存器由反相器1 1 和1 2 构成，它在c l k = 0 时接受d 输入，而在c l k = l 时处于存储状态。从锁存器 出1 3 和1 4 构成，它在c l k = l 时接受主锁存器的输入，而在c l k = 0 时处于存储状 态，因此该主从型d 触发器是时钟上升沿时改变输出，即上升沿触发的。图中 四个传输们t l 和t 2 ，t 3 和t 4 分别构成二个二输入数据选择器，并通过二个互 补时钟信号c l k 和c l k 来控制主、从锁存器的导通和锁定状念。二个反相器1 5 和 1 6 则是输出缓冲器，以隔离外界负载对从锁存器的工作影响。图4 2 显示了触发 器内部节点在时钟和输入信号作用下的跃迁情况。从图4 2 可知，主从型d 触发 器除时钟作用的节点外，其他各内部节点( 2 7 ) 的信号跃迁情况( 即开关活动 性e ) 与d 是相同的，完全取决于d 的输入序列，这为我们对触发器的动态功 耗估计带来了方便。 第叫章主从型d 触发器的动态功耗分析2 7 c k 1 ) v ( 2 ) h 3 ) v ( 4 ) h 5 ) v ( 6 ) h 7 ) 时钟链 图4 1 主从型d 触发器结构 冲 图4 2 主从型d 触发器内部并1 7 点的信号跃迁情况 由式( 4 1 ) 可知，一当晶，确定，动态功耗便取决于负载电容。我们首先来 分析负载为一个反相器的情况对上级信号源所对应的负载电容。文献 3 8 给出了 一个反相器的电容分析，如图4 - 3 所示。图中左侧为我们讨论的负载反相器，其 输入为h 。，输出为。注意，由于该负载反相器的输出电容对负载电容值也有 贡献，因此图中右侧画出了另一个反相器。在图4 3 中各参数的定义如下：c 矗1 ，2 分别指m o s 晶体管m 1 和m 2 的栅一漏之间存在的寄生覆盖电容。对于反相器 而占，由于栅极上升a v ，漏极就下降a v ，换句话说，反相器栅一漏之间的寄生 覆盖电容上的电压变化为2 , 5 v 。因此寄生电容白= 2 。其中w 为沟道宽度， c 如为m o s 管的模型参数，表示栅一漏单位沟道宽度覆盖电容。 c u b t 和c a b 2 分别为m o s 晶体管m i 和m 2 的漏区和衬底之间寄生口n 结电容。 具体的计算方法为：c 蕊l = 疋 0 d n c j + p d , , c j s 叻，c a b 2 = 岛。妇c 抖p 功c j s 即。 式中系数恐。对n m o s 管而者，在下跳变时大小o 3 7 5 ，在上跳变时大小为o 6 1 l ， 对p m o s 管而言，在下跳变时大小为o 6 1 1 ，在上跳变时大小为o 3 7 5 。参数爿巩 为n m o s 管衬底面积，爿略为p m o s 管衬底面积，p 珥为n m o s 管侧壁面积，j d 既 为n m o s 管侧壁面积。c y 和c 唇矿分别表示为衬底零偏压单位结面积衬底电容 低功耗触发器研究 及衬底p n 结零偏压单位长度周边电容。 巳为连线电容，大小约为2 f f 。 c 白和c 0 为下一级负载( m 3 ，m 4 ) 栅极的等效电容，具体计算方法为 9 c o w l 。其中c 。表示单位面积栅氧化电容。w , l 分别为栅极的宽和长。 c 0 1 。2 是指考虑更下一级负载引起的一个等效电容。 剀4 3级联反相器的寄生电容等效l h 路剀1 基于图4 - 3 的电路结构，文献【3 8 给出了图中诸电容与m o s 管模型参数之间 的换算关系，如表4 1 所示。表中同时给出了采用1 2 u 工艺情况下的计算结果。 此工艺下m o s 管的模型参数为： n m o s 管( 1 e v e l = 2l d = o 1 5 ut o x = 2 0 0 o e 1 0v t o = o 7 4k p = 8 0 e 一0 5n s u b = 5 3 7 e + 1 5 g a m m a = o 5 4 p h i 2 0 6 d o = 6 5 6u e x p = o 1 5 7 u c f i t = 3 1 4 4 4d e l t a = 2 3 4 v m a x = 5 5 2 6 1 x j = 0 2 5 ul a m b d a = 0 0 3 7n f s = l e + 1 2n e f f = 1 0 0 1n s s = 1 e + 1 l t p g = 1 0 r s h 2 7 0 0 0 p b = 0 5 8c g d o - - - 4 3 e 一1 0c g s o = 4 3 e 一1 0c j = o 0 0 0 3 m j = 0 6 6c j s w = 8 0 e 一1 0m j s w = 0 2 4w l = 1 8 1 2 、 p m o s 管( 1 e v e l = 2l d = o 1 5 ut o x = 2 0 0 o e 一1 0v t o = o 7 4k p = 2 7 0 e 一0 5n s u b = 4 3 3 e + 1 5 g a m m a 。0 5 8p h i 2 0 6 u o = 2 6 2 u e x p = o3 2 4 u c r i t = 6 5 7 2 0d e l t a = 1 7 9 v m a x = 2 5 6 9 4x j = o 2 5 ul a m b d a = o 0 6 ln f s = 1 e + 1 2n e f f = - 1 0 0 l n s s = l e + 1 1 t p g 亍1 0r s h = 1 2 1p b 2 0 6 4c g d o 。4 3 e 一1 0e g s o = 4 ，3 e l oc j = 0 0 0 0 5m j = o 5 1 c j s w = i 3 5 e l o m j s w = o 2 4w 1 2 5 4 1 2 、 第叫章主从型d 触发辨的动态功耗分析2 9 由于在实际输入序列中上下跳变( 充放电) 总是成对出现，因此可统一考虑 取用表4 1 中的c ，的平均值。并且在本文中，我们约定输入的信号都以一对上下 跳变信号为一个基本输入单位，即跳变数为偶数个。 从图4 1 可知，d 触发器中各个节点的负载情况可以分为下列几种：负载为 一个反相器，如在传输门t 3 关闭情况下的1 1 的负载：负载为2 个反相器，如1 3 的负载，负载为3 个反相器，如在传输门t 3 导通情况下的i l 的负载。还有通过 传输门对下一级负载进行充放电这种情况，如1 2 。下面我们分别讨论如下： ( 1 ) 负载为1 个反相器 由图4 2 易知，对左边的反相器而言，它输出端的负载电容理论估算值c ， 为： c l = c 矗i + c 曹舵+ c d b t + c 啪2 + c 矗+ c 9 3 + c , 。十c g d l ，2( 2 ) 上式中c 翻，2 为( g d l + c 知) 与( c 赢i + c d b 2 + c 0 + c 刍+ c 。) 之串联，其值 约为5 0 f f 。由式( 2 ) 可得c l = 3 7 6 f f 。 ( 2 ) 负载为2 个或3 个反相器的并联 计算方法与上相同。浚输出反相器输出端的负载电容理论估算值q 为： c 2 = c g d l + c 譬啦+ ( 1 + c d b 2 + 2 + ( c 0 + c 知+ c 。+ c g d i 2 ) = 5 9 8 f f ： 而在负载为3 个反相器并联时，其负载电容理论估算值。为： c j = c 矗l + ( 名以牛c d b l + c d b 2 + 3 + ( c 0 + c 玉+ i o + c g d l ，2 ) = 8 2 o f f 在以上的讨论中我们把传输门t 3 的关闭与开启均当作理想情况处理，例如 在开启时是一条无电阻无电容的导线，事实上并非如此，由于传输门存在沟道电 阻和寄生电容，它并不是一个理想的开关，因此应对以上负载电容的理论估算进 低功耗触发 5 q f 究3 0 行修正。 图4 4接负载为0 的传输门图4 5传输门寄生电容等效图 从图4 4 中可知，当对负载电容c 从0 v 充电至5 v 时，也就是从输入端向 输出端传输一个高电平时，传输门的电阻为n m o s 管的沟道电阻b 和p m o s 管 的沟道电阻r p 的并联。其中r 。= ( d v o 。t ) ，n ，昂= ( d 一。t ) 佴。，n ，d 分别 为通过p m o s 管和n m o s 管的电流。显然，电流厶，厶的大小和输出值虼。和 二个晶体管的开关状态有关。如果输入端发生上跳变，对于n m o s 而言，由于 v c s 总是等于s ，所以n m o s 晶体管或者处于饱和状态，或者处于关断状态。对 于p m o s 来说，由于s 等于d ，因此p m o s 在输入发生跳变过程中，从饱 和导通转变为线性导通，此时厶，厶和晶体管的体效应密切相关。综合上面结果 可得： 1 v o 。 i 所p | ：n m o s 和p m o s 饱和导通： 2 i 蜥p i v o 。t 和 一 n吼h p ：弧 q 一 0 ( a )( b )( c ) 幽5 7 时钟竞争型单锁存器边沿触发器 ( a ) 时钟链( b ) 单锁存器边沿触发器结构( c ) 时钟信号竞争冒险产生的窄脉冲 单锁存器触发器的提出明显使触发器电路得到简化，凶此与传统双锁存器的 触发器相比功耗节省明显。但是由于采用图5 ，7 ( a ) 所示的时钟链结构，一方面 增加了电路复杂性，另一方面也增加了时钟信号的额外功耗。虽然可以通过多个 单锁存器触发器共用个时钟链的方法来降低单个触发器的平均功耗，但多个触 发器共用一个时钟链信号又会给单个单锁存器触发器在电路中的灵活运用带来 不便。 随着现代数字集成电路的工作频率越来越高，使得动念和半静态触发器电路 的实现成为可能陋7 0 7 3 1 。使得半静态触发器的实际应用成为现实。半静态触发器 的功能实现基于这样二个基本因素：( 1 ) 由于c m o s 电路存在节点电容，因此 每个节点电容都能在不太长的时间内有效的起到存储信号的作用：f2 ) 电路工作 在较快的时钟频率下，使得触发器内部各个节点电容存储的电荷能及时得到刷 新，从而保证存储的数据的准确性。( 3 ) 出于主从触发器内还保留一个锁存器为 静态的，因此在动态锁存器上存储的信号还可通过该静念锁存器获得整形恢复。 专镬一秘 p o p ( a ) 4 式0 9 ( b ) 图5 7 ( a ) 士静态锁存器，从动态锁存器的d 触发器 ( b ) 主动态锁存器从静态锁存器f l f 勺d 触发器 文献 6 8 】提出的两个半静态d 触发器的电路结构如图5 8 所示。图5 8 ( a ) 中主 第五帝触发器的低功耗设计 触发器采用静态锁存器，从触发器采用动态锁存器。图5 8 ( b ) 中主触发器采用动 态锁存器，从触发器采用静态锁存器。对它们的工作特点分别讨论如下： 图5 8 ( a ) 电路在功耗上有这样特点：( 1 ) 在c p = 0 时，数据d 的任何变化( 比 如毛刺) 都会引起主锁存器的变化，从而导致功耗的增加；( 2 ) 从锁存器采用动 态方式，当传输门关闭时，1 4 输入端处于悬空状态，从而可能使构成1 4 的m o s 管处于没有完全关闭或打开状态，可能使1 4 的电源与地之间存在静态电流，从而 增加静态功耗。 图5 8 ( b ) 的电路在功耗上这样特点：( 1 ) 它是通过i o 的输出来强制改变锁 存器的锁存的内容，由于它的静态锁存器一直处于环路导通状态，因此当写入的 数据与锁存的数据不一样时，将会产生很大的短路电流，引起很大短路功耗。文 献 4 1 】显示，这种结构的静态锁存器在功耗和速度上都不是很理想；( 2 ) 静态电 流持续时间比较长。当图5 7 ( b ) 中传输门关闭时，电路单元i o 的输入端处于悬空 状念，可能使构成i o 的m o s 管处于没有完全关闭或打丌状念，从而存在流经i o 的静态电流。假设时钟的占空比为5 0 ，那么图5 7 ( b ) 所示的电路有5 0 的时 间可能存在静态电流，这将使电路的静态功耗增加。 5 2 2 新型半静态低功耗d 触发器设计【7 4 】 根据上节的分析，本文提出一种新型的半静态低