（电路与系统专业论文）基于tigersharc+dsp的存储器的高速测试系统.pdf

摘要 摘要 随着半导体技术的迅猛发展，数字信号处理器( d s p ) 的性能和集成度迅 速地提高，d s p 产品得到了日趋广泛的应用。本文介绍了以a d 公司推出的高 速浮点d s p t s l 0 1 为设计平台的存储器测试用图形发生器的原理、实现过 程及其优势。 本文以数字信号处理器为基础，详细分析、研究了高速测试存储器的软、 硬件。其特点是突破了传统测试方法的限制，结构紧凑，编程灵活，测试速度 超过了国内存储器测试用图形发生器4 0m h z 的最高速度。本研究成果对实际 应用很有参考价值。 本论文分如下四部分进行阐述： 第一、阐述存储器测试的原理。尤其是分析了同步动态存储器s d r a m 的电路基本结构、工作方式以及其产生内部错误的主要原因： 进而说明了为解决这些问题所使用的主要算法，并对算法的实 现进行了必要的说明。 第二、叙述图形发生器的硬件实现方法。首先介绍了我们的工作平台 数字信号处理器t s l 0 1 的性能、工作原理和主要优势。其 次分析了存储器的硬件基本工作原理。最后给出了硬件实现的 整体方案。 第三、详细叙述了整体系统的联调方法，分析、研究和实现了计算机 控制以及与d s p 之间的通信。 第四、叙述了系统软件的实现方法。具体方法是以v c 为工具，用i s a 接口卡对指定存储单元信息进行读入和写出，并令d s p 以中断 的方式对该信息进行处理。 关键词：存储器测试：数字信号处理器：图形发生器 北京工业大学工学硕士学位论文 a b s t r a c t w i t ht h er a p i dd e v e l o p m e n to ft h es e m i c o n d u c t o r t e c h n o l o g y , t h ec a p a b i l i t ya n d t h ei n t e g r a t i o nd e g r e eo ft h ed i g i t a ls i g n a lp r o c e s s o re n h a n c e d q u i c k l y , t h ep r o d u c t b a s e do nd s pi sa p p l i e da b r o a d t h i sp a p e rg i v e st h et h e o r y , d e v e l o p e d p r o c e s sa n d t h es u p e r i o r i t yo f p a t c e mg e n e r a t o rf o rm e m o r y t e s tb a s e do n h i g hs p e e df l o a t - p o i n t d i g i t a ls i g n a lp r o c e s s o r t s l 0 1 t h er e s e a r c hi nt h ep a p e ri sb a s e do nd i g i t a ls i g n a lp r o c e s s o r , a n df o c u so nt h e s o f t w a r ea n dt h eh a r d w a r eo ft h eh i g hs p e e d m e m o r y t e s ts y s t e m t h i sm e t h o db r e a k t h r o u g ht h er e s t r i c t i o no ft r a d i t i o nt e s tm e t h o d i th a sc o m p a c ts t r u c t u r e f l e x i b l e p r o g r a m m em o d e ，a n de x c e e dt h em a xt e s ts p e e do fm e m o r yt e s ts y s t e mi no u r c o u n t r y , w h i c hi s4 0 m h z o u rp r o d u c t i o nw i l lh a v eg r e a tv a l u ei na p p l i c a t i o n t h i s p a p e ri sd e s c r i b e d i nf o u rp a r t sa sf o l l o w ： f i r s t l y , t h et h e o r yo ft h em e m o r yt e s ti si n t r o d u c e d f o rt h es y n c h r o n i z a t i o n d y n a m i cr a n d o ma c c e s sm e m o r y , w er e s e a r c ht h e s t r u c t u r eo ft h e c i r c u i t ，t h e w o r k i n g m e t h o da n dt h em a i nr e a s o nw h i c hc a nl e a de r r o r s a n dt h e nw ed i s c u s st h e a l g o r i t t m aw h i c hi s u s e dt or e s o l v et h e p r o b l e ma b o v e ，a n dm a k et h en e c e s s a r y e x p l a n a t i o nf o ri t s e c o n d l y , t h eh a r d w a r es t r u c t u r eo f t h es y s t e mi sg i v e n a tf i r s tw ed e s c r i b et h e c a p a b i l i t y ，t h et h e o r ya n dt h ea d v a n t a g eo f t h ef i a t - d i g i t a ls i g n a lp r o c e s s o rt s l 0 1 ， a n dt h e na n a l y z et h ew o r k i n gp r i n c i p l eo ft h em e m o r y f i n a l l y , t h ew h o l es t r u c t u r e o ft h es y s t e mi sg i v e n t t f i r d l y , w ed e s c r i b et h ed e b u g g i n gm e t h o do f t h es y s t e mi nd e t a i l ，a n a l y z ea n d r e s e a r c ht h ew a y b yw h i c h t h ec o m p u t ec o n t r o lt h ed s pa n dt h ew a yt h ec o m p u t e c o m m u n i c a t ew i t hi t f o u r t h l y , t h ew o r k i n gp r o c e s so f t h es y s t e ms o f t w a r ei sd e s c r i b e d b yu s i n gt h e t o o lo fv c ，w ec a nc a r r yo u tr e a d i n ga n dw r i t i n gd a t ai nas p e c i a ll o c a t i o no ft h e m e m o r y b a s e do ni s ac a r d ，a n dp r o c e s st h ea b o v em e s s a g eb yt h ew a y o f i n t e r r u p t k e yw o r d s ：m e m o r yt e s t ；d i g i t a ls i g n a lp r o c e s s o r ；p a t t e r ng e n e r a t o r j j 独创性声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研 究成果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他 人已经发表或撰写过的研究成果，也不包含为获得北京工业大学或其它教育机构 的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均 已在论文中作了明确的说明并表示了谢意。 签名： 高垒j 日期签名： 画童! 1 日期 关于论文使用授权的说明 1 f b o 本人完全了解北京工业大学有关保留、使用学位论文的规定，即：学校有权 保留送交论文的复印件，允许论文被查阅和借阅；学校可以公布论文的全部或部 分内容，可以采用影印、缩印或其他复制手段保存论文。 ( 保密的论文在解密后应遵守此规定) 签名： 童皇 导师签名：日期：么二! 竺盟 辫 第1 章绪论 i i i i 1 1 课题背景： 第1 章绪论 随着信息科学和产业的发展，集成电路为人们广泛应用。存储器是集成电 路中最常用的器件之一，存储器的工艺不断改进，使得它的容量增大、集成度 和工作速度也在不断增加。因此，存储器的可靠性研究就十分必要，快速而高 效地对存储器测试，是批量存储器测试工作的一个重要课题。 表面看来，存储器的测试十分简单，只需要将其内部每一个存储单元依次 测试一遍。但事实上并不如此，这是因为每一个存储单元的改变都有可能影响 存储器内部其他单元的变化( 这种情况又是常常发生的) 。这种相关性产生了巨 大的测试工作量。例如当一一个存储器的容量为n 时，其可能存在状态有2 ”种。 对于大容量的存储器，其状态的数日就是一个无法接受天文数字，即使努力提 高测试速度，要全部检验出其各种不同状态，难度也是很大的。 在实际应用中，通常的做法是分析半导体存储器的结构，按照结构特点选 择检验一些状态，并把这些状态的输入信息及检验信息编制成检验图篥。因此， 确定与选择几种能够有效检验存储器功能的图案是存储器测试算法的主要内 容。把存储器的容量计为n ，按照图案的算法复杂度，可分为n 次图案、n 2 次图案、n m 次图案及n l o g a n 次图案。n 次图案产生方式简单，并多可显示。 对于成品测试与验收测试、测试单元之间的相互作用对单元稳定性的影响，以 及外围电路随机取址能力有重要作用。从原理上讲n 2 次图案测试也是必需的， 但半导体存储器单元的相互作用主要通过行线和列线。由于行、列外围电路是 分开的，因此检测只需要在同行、同列间进行。随着存储器容量的增加，实现 n 2 次图案可以检出上述全部的错误，但测试太浪费时间，该算法复杂度的图案 在实际工程中是不可实现的。研究结果进一步发现，用n “2 次和n l o g a n 次图案 可以用可接受的较大概率检测出因单元相互影响所产生的错误。因此用n ”2 或 n l 0 9 2 n 次图案作为存储器测试图形发生器的基本图案将成为一种必然的趋势。 综上所述，好的算法能够在最小算法复杂度下检测出最多的错误。可见，编排 更为有效的图案是设计中十分重要的课题。 北京工业大学工学硕士学位论文 存储器测试的时间开销很大，要进行大批量的测试，提高测试系统本身的 工作速度就十分重要，而测试系统的核心是图形发生器，所以必须提高图形发 生器的硬件执行速度。 在我国，测试系统的研究长期不被重视，相对比较落后。目前，我国自主 研究的存储器测试用图形发生器只能产生单一的测试图案，多数不能够通过编 程对其改进，且速度很慢。现在，d s p 芯片已经被广泛应用，由于它具有很高 的并行计算和传输能力，因此利用d s p 快速且可编程的特性，可以开发性能很 好的测试系统。目前，我们的目标是利用2 5 0 m 的t i g e r s h a r cd s p 研制5 0 m 的图形发生器，并通过改进算法提高错误检验的命中概率。 1 2 存储器测试用图形发生器的国内外研究现状 1 2 1 发展概况及国外研究情况 测试系统的核心是图形发生器，产生测试图案最简单的办法是利用存储器 来存储信息，而后输出。为实现高速的信息输出，要引入缓冲存储器，从而形 成多级存储器系统来作为通用图形发牛器。1 。1 ，因为高速输出的图案长度受缓 冲存储器的限制，所以图形发生器的困难在于用多次输出信息的接合实现长的 测试图案。无论采用高速图案与低速图案相结合的方法，还是间断高速图案的 方法都与测试电路实际运用情况有较大距离。这种图形发生器不仅图案的长度 受到存储器容量的限制，而且编排图案的工作量很大，因此，要通过软件方法 缩短图案的长度。最终的测定存储器图案，测试图案简单，它通过多重复杂的 循环，形成较长的图案”“。由于基本图案短，控制循环的速度就会增加，因 此，就有必要使用专用数据处理设备。 目前产生测试图案的方法有： 1 由存储器测试图案后输出； 2 计算机控制图案存储器内数据的循环； 3 专用处理机： 4 计算机辅助测试图案产生系统。 前两种方法速度较慢，在实际用中使用较多的是专用处理机。包括组合控 第】苹绪论 制方式和微程序控制方式。组合控制是由机器执行预定的各个命令对所需部件 进行组合设计，它所执行的命令是固定的。微程序控制是由存储于微程序指令 存储器中微指令的循环而形成的宏指令来执行控制，改变微指令存储器中的内 容，即可改变执行的命令。对于存储器测试系统图形发生器的研制，国外开展 得较早，这是高性能、大批量的存储器开发和生产的必备条件。大多数发达国 家测试图形的工作速度可达数百m h z “3 “1 。 1 2 2 国内研究情况 在我国，存储器测试技术相对比较落后，所采用的方法大多为8 0 年代的 传统方法。目前用于实际的图形发生器多数为组合控制方式“”1 ”3 。其缺点是一 旦测试图形生成就不能改变，所以限制了它的应用。对于较少数采用可编程的 微程序控制方式，由于其本身硬件速度较慢，只能产生比较简单的图形，否则 测试的速度还将会降低。 目前国内较好的图形发生器都是从r e # t , 进口的二流设备，速度最快的只有 4 0 m h z ，且价格较贵。 1 3 课题来源及意义 1 3 1 课题来源 北京自动测试技术研究所合作项目。 1 3 2 意义 现在，d s p 技术已经比较成熟，它被广泛应用在与数字信号处理有关的各 项工作中。随着微电子技术的进步，集成电路的规模越来越大，结构也越来越 复杂，数字集成电路测试越来越困难。因此，基于d s p 的方法必将引起人们的 关注。d s p 最明显的优势就是可以进行快速并行多级流水线处理，而图形发生 器只需要由o 、1 组成的数字信号代码来实现，所以完全可以利用d s p 产生高速 的数字图形发生器。这一思想使得我们有可能用简单的几个芯片，代替原来复 北京工业大学工学硕士学位论文 杂庞大的电路来构成图形发生器，这样不仅大大提高了测试系统的可靠性和集 成度，而且简化了设计、提高了软件的升级能力。 我们选用的这款d s p 芯片是a d 公司最新推出的t i g e r s t t a r c l 0 1 ，其时钟 频率为2 5 0 m h z ，内部有3 条1 2 8 位宽的数据总线可以用作数据的并行传输，运 算单元可以保证在同一个周期内同时完成4 个数据运算和3 个传输，并且算法 的编程十分灵活。t i g e r s h a r c i o i 内部还拥有3 个2 m 的存储器模块，可以在取 址的同时访问数据，因此会在很大程度上加快运算速度。从内部运算的高度看， 用它来制作图形发生器是十分方便的。 该款d s p 芯片效能优越，还表现在它有很好的外部存储器端口，尤其是有 大量的d m a 通道和直接的存储器内部接口，易于控制t s l 0 1 与同步d r a m 或s d r a m 间的数据传输；使用s d r a m 控制器，每个系统时钟周期( s c l k ) 都能吞吐3 2 或 6 4 位数据，并且s d r a m 接口是标准的无缝接口，直接支持最大6 4 m x3 2 位s d r a m 。 以上这些性能使t s l 0 1 访问s d r a m 十分方便快捷，最大限度地减小了传输数据 的时间消耗，为制作可编程的高速图形发生器提供了条件。 本文的主要内容是以d s p t i g e r s h a r c l 0 1 为核心，研制出故障覆盖率适当 的可编程高速( 5 0 m h z ) 图形发生器，填补国家空白。 1 4 主要研究内容 本课题的研究目标是建立5 0 m h z 速率的存储器测试用图形发生器，编制相 关软、硬件，并完成系统联调。具体包括下面六个方面的工作： 1 使用v i s u a l d s p + + 软件完成存储器图案的产生，改进编码和优化算法。进行 评估板和仿真器硬件调试。 2 将几种算法进行比对，确定更为合理的算法，研究算法对不同类型存储器故 障覆盖率的影响，并确定最终的实施方案。 3 进行硬件电路设计，构建测试系统平台。 4 进行接口设计，实现计算机对测试平台的控制。 5 编辑系统软件，提供用户操作环境。 6 系统联调，完成测试速度为5 0 姗z 的存储器测试系统。 下面分章节对以上内容进行介绍。 第1 章绪论 第一章绪论中主要介绍课题背景、国内外研究情况以及本论文的主要研究 内容： 第二章主要介绍存储器测试的基本原理； 第三章主要介绍存储器测试算法； 第四章主要介绍对图形发生器硬件的研究，以及整个系统的硬件结构。 第五章主要是研究计算机和o s p 之间的通信，将上位机( 计算机) 和下位 机( d s p ) 有机联系起来，建立整体系统结构。 第六章研究了上二位机的操作环境，通过系统软件的设计，给用户提供一个 良好的界面和易于操作的环境，并介绍了上位机相关的操作内容。 北京工业大学工学硕士学位论文 第2 章存储器测试技术概述 随着信息技术与电子技术的发展，随机存储器( r a m ) 以其高效和廉价等 优势被j 。泛应用在电子设备中。对于一些精密设备，如巨型计算机、军用设备 等，需要对所选用的每个器件进行测试，以保证其安全可靠。因此存储器测 试不仅举足轻重，而且其测试量也十分庞大。 因为待测r a m 数量大，所以对其测试速度必然要求很高，通常要求几分 钟内必须完成一片的测试。这不仅对测试设备硬件速度提出了更高的标准，而 且对测试软件算法也提出了严格的要求。由于这些算法都是从存储器工作所产 生的错误中归纳总结出来的，因此，我们在本章将分析存储器的工作原理，特 别是存储器错误产生的原因，以此作为编写算法的出发点。下一章将具体实现 这些算法。 2 _ 1关于随机存储器测试 存储器测试主要是指功能测试，即指测试存储器能甭完成正常的存取工作， 而不涉及具体硬件参数的测试。事实上，功能测试是检验存储器可靠性最重要 的内容。随机存储器功能测试是在改变寻址顺序和变换测试图形数据条件下完 成的。其测试内容包括判别从指定的存储单元读出的数据是否与预期值相符； 检查数据能否准确无误地写入指定的存储单元，并能长期保持信息等。测试不 仅耍检测全部存储单元矩阵，而且还要检查地址译码器和读、写控制等外围电 路的功能是否正常。为叙述方便，下面再简要介绍一下静态r a m 和动态r a m 的工作原理。 2 1 1 静态随机存储器的工作原理 在m o s 静态r a m 芯片上，除了集成存储单元矩阵之外，还将地址缓冲与 地址译码器、内部时序电路、“读放”与多路转换器、芯片控制与输入输出缓 冲等外围电路全都集成在一块芯片上，并使其接1 2 1 与t t l 电路相容。图2 - l 是 m o s 静态r a m 的基本结构图。 第2 章存储器测试技术概述 2 1 - 1 1 寻址 寸址 图2 1m o s 静态r a m 基本结构 存储器件工作时，根据系统所给定的地址码，通过有自锁功能的地址缓冲 器，由地址译码器译码迸行寻址。经过行译码器译码给出被选存储单元所处在 的行( 字驱动线) ，以便驱使该字线上存储单元动作；经过列译码器给出被选存 储单元所在的列( 位线) ，以便通过多路转换器与数据输入、输出线接通。这样， 一组地址码只能选择一个存储单元，反之，矩阵中每一个存储单元也只能由一 组地址码选择。因此，对于正确的译码器寻址，被选择存储单元是唯一的。 2 1 1 。2 读写控制 如果执行写操作，其过程是：读写控制电路将通过数据缓冲的输入数据加 到列译码器所选择的位线上，行译码器使能的字驱动线电平升高，开启该行上 各个存储单元的门管，使存储单元与位线接通，将位线上数据写入被选的存储 单元里。需要指出，只有被选择存储单元才能将位线上新的数据内容写入其中， 而字驱动线上其他存储单元将再一次把原来的数据写入各自存储单元里。当字 驱动线上电平降低，门管截止，存储单元与位线隔离，保持所存储的信息状态。 如果执行读操作，其过程是：行译码器选择的字驱动线上电平升高，开启 各个存储单元的门管，将存储单元的数据读出到位线上；读写控制电路将列译 码器所选择位线上的读出信号，通过输出缓冲读出；同时又将该行上所有存储 单元原来存储的数据重新写回各自存储单元里。 孽 北京工业大学工学硕士学位论文 2 1 2 动态随机存储器的工作原理 作为大容量r a m 的主流产品，动态随机存储器内部集成度很高，并且， 由于其内部地址线和数据线是复用的，工作过程比静态随机存储器更复杂，它 的电荷保持时间有限，必须增加刷新过程，因此就有可能引入更多的错误。鉴 于动态同步随机存储器是实际工作中应用的重点，这里对它进行着重分析。下 面介绍的是存储容量在1 6 k b 和大于1 6 k b 的动态r a m 都采用的单行动态存储 单元和地址分时的输入方案。图2 2 中给出了2 5 6 k x1 位动态r a m 结构框图。 一吣一篙嚣 分时时钟 发生器 d 裟d 燃 数据输入输出总线 列地址译码器 读出放大器 2 5 6 10 2 4 存储单元矩陴 图2 22 5 6 k x l 位动态r a m 结构框圈 2 1 2 1 存储器的工作过程 输入缓冲i - 输出缓冲l _ 璺坚 ( 1 ) “读放”过程 “读放”过程是指经读出放大器的数据读出过程。下面以单管动态存储单 元的实际工作过程为例进行说明。图2 - - 3 中给出了带有读出放大器的存储单元 矩阵。读放电路是一个平衡触发器，由时钟控制，a 点和b 点分别连到列选择 线；a 侧和b 侧分别连接若干个存储单元，芯片存储容量为1 6 k b ，a 侧或b 侧各有6 4 个存储单元，可用地址线区别a 侧或b 侧的存储单元。另外每侧各 有一个虚设单元，如果b 侧任意一个存储单元被选择，则同时a 侧的虚设单元 也被选择，反之，a 侧任意一个存储单元被选择，则同时b 侧的虚设单元也被 选择。对于1 6 k b 存储单元矩阵，则共有1 2 8 条列选。 州地址t 第2 章存储器测试技术概述 开 6 f 蝰n 0 v 5 砷凶 下。 v ：j 卜 上 c i。 i 古 k v 扣岛0 v j 幽 j 乞 。# v ；a 卜一 半! i l v 。 专 图2 3 带有读出放大器的存储单兀矩阵 ( 2 ) 寻址 r a s 为高电平时，对芯片内部的时钟发生器、译码器和读出放大器等外围 电路进行预充电，使其处于备用状态。当r a s 从高电平变为低电平时，就开始 了存储器的工作周期。 地址码分两批送至地址输入缓冲器输入端，r a s 时钟将行地址码接收到地 址输入缓冲器里，并进行译码，选择出存储单元矩阵相应行的存储单元与被选 行对侧的一组虚没单元。当读出放大器由行时钟控制自锁驱动激励后，被选行 上所有存储单元的信息呈现在位线上，同时对该行上的存储单元进行一次刷新。 在乙珏脉冲送入时将列地址码接收到地址缓冲器，同时列译码器进行译 码，选中一列地址的v ，管导通，使a 侧位线与输入输出数据线接通。 ( 3 ) 数据写入与读出 输入数据通过写时钟脉冲控制，送到数据输入缓冲器，然后通过数据总线 送至位线上。假定a 点低电平代表“0 ”信号，如需要写入“1 ”信号，则将输 a 输出( i o ) 数据线设置为高电平，当列译码器的一个输出端为高电平时，该 列的v ，管导通，因此这列的a 点电压抬到高电平，此时v 2 管通导，b 点降为 北京工业大学工学硕七学位论文 低电平。如第6 4 行被选择，则c “放电到低电平，行驱动脉冲一结束，输入信 息就存储在第6 4 存储单元里。读出过程是被寻址行的1 2 8 个存储单元的信息都 呈现在各自的位线上；列译码器开启所选择列的v ，管，使输出信号经过i o 数 据线送到数据输出缓冲器而读出。 ( 4 ) 刷新 动态存储单元为了保持所存储的信息不丢失，需要定期地刷新。通常的读 出或写入操作都能自动完成存储单元的刷新动作。r a s o n l y 刷新只需由 面珏时钟进行行选择，对被选的一行存储单元进行刷新，而不需加西嚣时钟 从而使输出端处于高阻态。r a s ，o n l y 刷新既缩短了刷新工作周期，又降低 了器件的功耗。 2 2 存储器件的故障模式 在规定任何测试方法之前，我们必须对存储器件的物理结构及其可能的失 效机理有详细分析和充分了解，在此基础上爿能确定器件的故障模式以及故障 的可测试性。功能测试是在改变寻址顺序与数据图案的基础上进行的，能够检 测的内容。一般包括： 存储单元的读出、写入数据功能； 寻址系统能否正确选择每个存储单元； 存储单元相互间是否会引起干扰； 芯片控制电路能否正确地工作； 数据保持，尤其动态r a m 在规定期间内是否会丢失数据。 从分析存储芯片的物理结构，以及对存储芯片性能测试工作中，可得出半 导体存储器件的失效方式分为两种。一种是硬失效，即致命失效；另种是软 失效，它是有条件和随机性的失效。下面我们将分别说明。 2 2 1 存储器的硬失效 存储器件的硬失效是指器件在制造流程中存在的永久性物理缺欠或使用过 第2 章存储器测试技术概述 程中的“烧坏”，如电路中短路、开路等构成器件“坏死”性故障造成的永久性 失效。下面对存储芯片各部分电路的故障模式进行初步分析。 ( 1 ) 存储单元的故障模式 以静态触发器存储单元为例，如图2 - 4 所示： 幽2 4 静态存储单兀电路幽 在正常工作状态下，假设m o s 管v l 导通，v 2 管截止，表示存储“1 ”，反 之表示存储0 。如果a 点卡死在低电平( 比如a 点接地) ，强制v 2 管截止， b 点为高电平，即存储单元卡死在“1 ”状态，就不能存储0 数据。如果b 点卡死在低电平，v l 管截止，即卡死在0 状态，此时再也存储不了“l ”数 据。如果a 点卡在高电平，v 2 管通导，b 点为低电平，即使位线d 上有高电平 信号通过v 。管加到b 点，可能使b 点电平有所提高，但一旦b 点与位线d 隔 离，b 点电平又回落到低电平，即存储单元卡死在“0 ”，如果b 点固定一个高 电平，v l 管通导，v 2 管截止，则卡死在“1 ”状态。 如果存储单元电路中的某个元件“坏死”，或者电路之间发生短路、断路， 都导致触发器的双稳态功能失效，不能存储“1 ”或者0 数据，实现不了由 0 改变为“l ”( o 一1 ) 或由“1 ”改变为0 ( 1 o ) 的转换。 另外，存储单元与存储单元之间的短接或耦合，也会造成一个存储单元状 态的改变引起另一个存储单元的状态改变。 归纳起来、存储单元故障的表现形式有以下三种： 一是一个或多个存储单元卡死在“l ”状态，或者“0 ”状态： 二是一个或多个存储单元不能实现由。一l o ，或者由l o 一1 的转换， 这种情况可以看作卡死在1 或“0 ”状态； 三是一个存储单元或者多个存储单元由o l 的转变，或者由1 o 的转变， j l t q , , 工业大学工学硕士学位论文 引起相关的存储单元信息发生相应的变化。 ( 2 ) 译码器的故障 在多种存储器中都有行地址译码器和列地址译码器电路，它们都可能出现 故障。下面使用的这种测试对策是产生一个图形，该图形能够识别每一个存赌 单元的位置。它保证每一个地址能够访问一个存储单元，并且只能访问一个存 储单元位置。反之，一个存储单元位置只对应一个地址。如果地址译码器失效， 将会导致一些存储单元无法存取，而另一些存储单元具有一个以上的地址、或 者几个存储单元具有同一地址。 图2 5 是应用于多种r a m 的行译码器或列译码器电路逻辑图。尽管双极型 m o s 静态或动态r a m 的电路结构本身各不相同，但地址锁存电路的失效症状 适用于所有类型的r a m 。 图2 5 译码器电路原理图 在译码器电路中，可以将地址输入总线、输出驱动线和中间连线，统称为 总线。在逻辑结构上，可能发生的功能失效有总线间短路、断路，以及总线与 地或电源短路等。假如译码器输入端之一置为逻辑1 ，这就意味着选择存储单 元的一行( 或一列) ，并且其驱动的行( 或列) 一直被选中。若译码器输入端固 定为逻辑0 ，则该行或列的存储单元就不能被选择a 译码器输出驱动线之间的 第2 章存储器测试技术概述 短路将使行或列不能存取信息，选中的译码器输入端电平将被未选中的译码器 输入端的低电平拉下来，失去了驱动能力。 若地址输入端直接与外部管脚相连，将使得一半存储单元( 即与所固定电 平处于相反状态的存储单元) 无法存取，而与固定电平处于相同状态的存储单 元却被寻访两次。地址线的故障具有相同的症状，固定的低电平使一半的行或 列均无法存取，而固定的高电平使一些地址打开两个存储单元。相同地址位的 原、补线问的短路导致两条线都固定为低电平。这时任何地址都能打开两个存 储单元，一个对应于故障地址位中的0 ，而另一个对应于故障地址位中的“1 ”。 相邻行之间短路所产生的效果，能够造成一个存储单元据有三个地址，这就是 多重地址选择。 输入总线、中间连线和输出驱动线断路或短路时，对译码器失效分析在考 虑下列条件下，针对两个输入的低位进行：总线断路时，对应于输入端处在逻 辑1 ；当只有相反信号的两根总线短路时，在总线上置逻辑0 。输出驱动线之间 的短路将不能对行选址，因为被选址的输出驱动线上保留着未被选址的0 电平； 当行输出驱动线断路时，该行或列被永久地选中，或是永久地断开，这由地址 部分的控制电路技术所决定。几根输入总线同时断路会导致两个地址对一行选 址，甚至在选择所有地址时只有一半矩阵选址。 根据上述分析，具有m 个输出端的二进制地址译码器可能有以下几种故障 模式： 一无选址，即在读出或写入时，无论从哪一个地址上都不能选出译码器 的一个输出； 二多地址选址，即译码器的同一个输出端选出两个或多个地址； 三选址的非单值性，即译码器的两个或多个输出端输出同一个地址； 四无选址的单值性，即在不同的地址写入和读出时，均在译码器的同一 个输出端选址。 上述四种故障模式可以概括为两种情形，一种是某些地址上的被选存储单 元没有选择上：另一种是某些地址选择两个存储单元，一个是应该被选择的存 储单元，而另一个存储单元的地址奇偶性则与其不同。这两种故障都可以用存 储单元的故障形式表征，前者可以看作是存储单元卡死在o 或“l ”状态， 北京工业大学上学硕士学位论文 后者可以看作是存储单元之间的耦合，即某些存储单元由0 1 或1 0 的转换， 引起相关存储单元信息的变化。 ( 3 ) 读放电路和输入输出电路故障 读出放大器是单管动态r a m 的关键，它提供了高速率工作下，对与单管 单元设计有关的较低逻辑信号电平的检测。为此，通常采用的方法是将位线对 半分开，在位线中间加入一个平衡触发器式高灵敏度读出放大器。读出放大器 的故障表现为失去双稳态功能，一侧卡死在0 状态，或者“1 ”状念，两侧 浮空都为高电平，或者两侧都为低电平。因此，读出放大器的故障能够以存储 单元的故障形式表现出来，即看成是- - y i j 或半列存储单元卡死在“1 ”状态或0 状态。 输入输出电路和控制电路等的故障也可看成若干存储单元或者全部存储单 元卡死在1 状态或0 状态。 输出端三态故障不能用存储单元被卡死来表现。因此，单块存储芯片功能 测试检测不出输出级三态故障。 通过前面对存储芯片各部分电路的故障分析，可将以上故障类型归纳为任 意一对存储单元i 和j 间的关系。第一种故障模式是一个或多个存储单元卡死在 1 或“0 ”状态时。存储单元i 或者j 不能实现由o 一1 或由1 o 的转换。第 二种故障模式是一个或多个存储单元由0 一l 或由1 一o 的转换，引起相关存储 单元信息发生相应的变化。当存储单元j 存0 ，存储单元i 从o l 转换时， 存储单元j 的内容也随之变为l ；当将存储单元j 存“1 ”，存储单元i 从1 0 转换时，存储单元j 也随之变为0 状态。因此，通过不断地改变存储单元i 和j 的写入内容，并进行读出鉴别，就能够检测出存储芯片的故障。存储器件的功 能测试就是依据这种原理实现的。 2 2 2 存储器的软失效 软失效主要是指动态r a m 存储单元中信息发生的随机差错。这种差错一 经纠正，原存储单元仍能正常工作。存储单元出现故障失效后又能恢复正常工 作的现象，称为存储器件的软失效。软失效特点是随机性和非重复性，产生软 失效的原因，除了因电压脉冲容性耦合到电路内部浮置的总线上引起以外，主 第2 章存储器测试技术概述 要是存储单元在设计上容限过小，以及周围电路的干扰，温度的变化，时序等 造成的非重复性软失效等。由于软失效的意外性和随机性，我们没有对它进行 分析。 2 3 小结 本章首先介绍了随机存储器的工作原理，然后分析了存储器发生故障的主 要原因。通过上面的介绍可以看出，不论是由内部电路故障引起的硬失效还是由 外部为主的因素造成的软失效都会对存储器的可靠性造成影响。因为硬失效是 由存储器的工艺造成的，是主要考虑的因素，所以我们在下一章中所编制的算 法都是为解决硬失效而采用的。 北京工业大学t 学硕十学位论文 第3 章算法生成存储器测试图形 上一章给出了存储器发生错误的主要原因，本章将根据这些原因，对测试 算法进行研究。 对于r a m 芯片测试，蛀直接的想法就是编制整体测试图形，使它充满整 个被测器件，即对每个单元的写入值和测试顺序作一个规定。用这种办法测试 存储器，就需要测试仪器内部至少有同样大小的只读存储器空间以存储这些固 定图形，而且每个存储器只能存取一个图形，显然这种方法不适用。比较好的 办法是根据存储器的特点，采用算法生成测试图形。它的原理是用小量的数据 测试源程序，通过算法图形发生器生成大量的数据测试矢量”。“1 。它不仅节约 了大量存储空间，而且使得算法的生成和测试工作可以同时进行。 可用算法生成的测试矢量很多，以至测试序列的长度达到不能实现的天文 数字。对于r a m 芯片，假设其地址数为n ，则可选址的存储单元数为n ( n = 2 ”) 。因为每个存储单元可阻存储数据：“1 ”或0 两种状态，所以整个存储 器可能得到的图案状态就有2 ”种。即使是容量为n = 6 4 的r a m ，采用高速测 试系统( 例如测试速率为4 0 m h z 的系统) 来检测r a m 各种可能的组合状态， 并且每种状态只进行一次写入和读出操作，也需要测试时间约2 9 2 5 0 年 ( 2 6 4 ( 4 0 1 0 6 2 ) ( 3 6 5 2 4 x 3 6 0 0 ) ) 之久。由此可见，对r a m 的全部组合状态 都进行测试是不可能的，只能选择一些具有代表性的状态进行检测。 此外，由于r a m 芯片每次只能对一个存储单元选址，而且选取的地址又 是随机的，所以，当测试步数为m 时，选址序列组合可能有2 n n m 种之多。 即使采用全“0 ”或全“1 ”两种图案测试，总的测试图形也将有2 n ”种，这是 个巨大的数字。 为了能够有效地检测r a m 芯片，必须分析半导体存储器的结构，确定和 选择几种能够有效检验存储器功能的图形，使之既能达到检测目的，又使测试 量限定在允许范围之内。但实际应用中，由于每种测试图形都有其局限性，再 加上各个生产厂家以及各种型号r a m 的特性不完全一致，现在还没有最佳的 统- - n 试方法。 第3 章算法生成存储器钡4 试图形 下面介绍几种常见的测试方法，其中有些方法的应用是比较普遍的。随着 v l s ir a m 的发展，还会不断有新的测试方法问世。 3 1n 型算法测试图形 n 型算法功能测试的特点是测试总数m 与存储单元数n 成正比关系。这种 方法测试时间短，但故障覆盖率也较低。这类算法的功能测试虽然不能全面评 价r a m 的性能，但可以作为生产过程中的中间检测，有些n 型算法已经纳入 了生产厂家的产品测试序列并作为用户对产品的验收测试。 3 1 1 奇偶性图形检验法 在奇偶性图形检验法中，向存储单元矩阵写入的数据图案是根据存储单元 选址地址码的奇偶性而定的。如果存储单元的行地址码和列地址码中有偶数个 1 ，其奇偶性为0 ，则在该存储单元中写入“0 ”( 或1 ) ；如果有奇数个l ，其 奇偶性为1 ，则在该存储单元中写入“l ”( 或“0 ”) ；存储单元矩阵存入的信号 数据将是行地址码和列地址码之间的异或关系，其算法如下： b ，= 只，o 吃 (正奇偶性图形)(3-1) b 。= 只。匕 ( 反奇偶性图形)( 3 2 ) 式中p ，为行地址的奇偶性，p 。为列地址的奇偶性。 奇偶性图形功能检测的流程是：首先根据算法写入背景图形，然后逐位读 出并检验结果的f 确性，再以反码图形重复上述测试过程。其总的测试步数为 m = 4 n 。 由于奇偶性图形是不对称的，任何一位的地址译码器失效都会引起本应写 入互为反码数据的两个存储单元之一重复选址，并且第二次选址改变了第一次 选址时写入的内容，而另一个存储单元未被访问。因此地址奇偶性图形n g t 以很 好地检验出地址译码器的故障。 北京工业大学工学硕士学位论文 3 1 2 齐步法 齐步法是对存储器的每个单元依次进行检验的一种方法，从第一个存储单 元开始，逐个对每个单元进行取反和检验，直到最后一个单元检测结束才完成 一遍扫描。整个过程就像所有单元一起向前走步样，因此称为“齐步法”。 在图3 1 中给出了齐步法的测试流程： 图3 1 齐步法测试流程 每个存储单元具有信息q ( o ，1 ) ，q 为q 的反码。首先在存储矩阵中写 入背景图案( q ) ，然后从地址a o 开始选址进行读q ，写q ，读q 操作，并检 验读出结果。接着，依次到下一个选址单元重复该操作( 读q ，写q 、读q ) ， 直到全部存储单元( a = n 一1 ) 重复完为止。再在读操作方式下对全部存储单 元进行一次正向扫描读出，检查有无正向对反向的多重写入问题。然后从最低 地址a 。开始执行读石，写q ，读q 操作，逐位进行上述操作过程，直至最终 地址为a 。，最后对全部存储单元进行读q 扫描，以检验读出结果的正确性。 用这种测试算法检测存储芯片，可使每个存储单元都被询问。既能保证每 第3 章算法生成存储器测试图形 个存储单元都能存储“1 ”和“o ”数据，又能保证每个存储单元都受到周围其 他单元的读1 、读0 和写i 、写0 的打扰，所以这种方法被用来检 验多重地址选择与译码器的故障，并且可以检测写入时噪声对存储芯片特性的 影响。它能保证正确的地址译码和每个存储单元存储“1 ”和“0 ”信息的能力。 齐步法总的测试步数为： 陟b ，( g ) + r b ，。( q ) r v b ，( l g ) r b , j ( 酉) uu + 尺口。，( 酉) + r 日。，( q ) w b , j ( q ) r e ，( q ) + 月且( q ) ( 3 - 3 ) f uq 式( 3 - 3 ) 中，w 表示写操作，r 表示读操作，q 表示“1 ”，q 表示0 。 b u 表示存储器第i 行j 列的存储单元。如wb i j ( q ) 就表示对第i 行j 列的存储单 元进行写“1 ”操作所用的时间。 由式( 3 - 3 ) 可知，其测试步数共9 n ，可见它是一种即快速又有效的方法。 3 1 3 其他方法 由于n 型测试算法简单灵活，所以除了上述方法外，还有很多其他方法 ”。“，比较有效的还有校验板法、列条图形法、前进后退法等；特别是前进后 退法，它的测试流程与齐步法十分相似，但它增加了地址的后退过程，即从最 高位向最低位选址序列的地址变化，也就是将所有数据反相进行了检验。用这 种方法，被测存储单元不论处于存储器的什么位置，都能机会均等地受到周围 存储单元写反码和写同码的打扰。而齐步法是将低于被测存储单元地址的那些 存储单元施加写反码打扰，高于被测存储单元地址的周边存储单元施以写同码 打扰。所以前进后退法和齐步法一样可以检测地址的多重选址和译码器故障， 以及检验某存储单元周边单元的写入噪声和读出噪声对的它干扰。这种测试方 法能够保证存储器j ：f 确译码，并能保证每个单元都有存储“1 ”和0 的能力。 较之齐步法，这种方法对译码器检查和写入噪声干扰检查的更为全面、更为严 格。 3 , 2n 2 型算法测试图形 半导体随机存储器n 2 型算法功能测试的数据图形选用在“0 ”场中浮动一 北京上业大学工学硕士学位论文 个“1 ”信息，在“l ”场中浮动一个“0 ”信息的图案。用一个计数器寄存主检 测存储单元的地址，用另个计数器寄存从检测存储单元的地址，每个计数器 应具有+ 1 ，1 ，保持和置入功能。两个寄存器按照一定规律转换使用，结合 不同的读出、写入命令操作，可以产生各种不同的测试图形，这里只选用在应 用中最有效的几种方法。 3 2 1 跳步法 跳步法是一种图形灵敏度测试方法，用这种方法可以检查从一个地址存储 单元到其他地址存储单元在最坏情况下的读打扰以及取数的测试时间；还能对 各个存储单元的写入过程对信息在存储矩阵中保持性的影响进行有效地检查。 这