（电路与系统专业论文）嵌入式CPU的纳米尺度SRAM设计研究[电路与系统专业优秀论文].pdf

浙江大学博士学位论文 摘要 摘要 静态随机存储器s r a m 作为嵌入式i p 应用的一类最主要的高速缓 存，已经成为当前数字集成电路领域的一大研究热点。随着集成电路设 计进入纳米时代，工艺的进步对嵌入式s r a m 的设计提出了新的挑战。 本文围绕应用于3 2 位嵌入式c p u 的高性能低功耗s r a m 设计展开了以 下方面的研究： 1 针对亚1 0 0 纳米工艺下参数的随机变化引起器件失配而影响 s r a m 稳定性的问题，本文采用蒙特卡罗模拟方法，调用s p i c e 模型分 别对读、写、保持模式下的s r a m 进行失效统计分析，为纳米尺度的 s r a m 设计提供了参考依据。 2 与传统费时、高成本的全定制设计方法不同，本文提出了一种 全定制和半定制相结合的s r a m 设计方法，对其中时序要求、电性能要 求比较高的模块采用自底向上的全定制方法设计，对数字逻辑模块采用 自顶向下的半定制方法设计。这种方法的设计周期短，开发成本低，而 且扩展性好、工艺可移植性强。 3 完成了一系列9 0 n m 工艺下自主嵌入式c p u 的片上s r a m 设 计，建立了一个适用于纳米工艺的设计流程。率先在国内实现了纳米工 艺的s r a m 定制设计，为6 5 n m 及以下工艺的s r a m 设计奠定了坚实的 基础。 4 本文深入分析了嵌入式存储器在系统级的同步时序问题，提出 了一种基于粒子群优化( p s o ) 算法的有用时钟偏差规划方法。该方法 在不改变电路结构的基础上，采用惯性权重线性递减的自适应p s o 算法 调整存储器的有用时钟偏差，并通过迭代不断优化组合逻辑的延时，从 而减小时钟周期。应用该算法对嵌入式c p u 进行优化计算，系统性能得 到了明显改善。 1 1 1 浙江大学博士学位论文摘要 关键词嵌入式s r a m ；嵌入式c p u ；纳米尺度；高速；低功耗； 静态噪声容限( s n m ) ；时钟偏差规划 i v 浙江大学博士论文 a b s t r a c t a sac l a s so fm o s ti m p o r t a n tc a c h ef o rt h ee m b e d d e di pa p p l i c a t i o n ，s t a t i c r a n d o ma c c e s sm e m o r y ( s r a m ) h a sb e c o m eo n eo ft h eh o t t e s tr e s e a r c ht o p i c s i nt h ed i g i t a li n t e g r a t e dc i r c u i t sf i e l d w i t ht h ed e v e l o p m e n to fi n t e g r a t e dc i r c u i t d e s i g ng o e si n t on a n o m e t e re r a ，t h ep r o g r e s so fp r o c e s sb r i n g sn e wc h a l l e n g e st o t h ed e s i g no fe m b e d d e ds r a m f o c u s i n go nt h ed e s i g no fh i g hp e r f o r m a n c ea n d l o wp o w e rs r a mf o rt h eo w n e d32 b i t se m b e d d e dc p u ，t h i st h e s i ss t a r t st h e f o l l o w i n gr e s e a r c hw o r k ： 1 t od e a lw i t ht h es r a ms t a b i l i t yp r o b l e mw h i c hi sa f f e c t e db yt h e d e v i c em i s m a t c hi n d u c e db yt h er a n d o mv a r i a t i o n so fp r o c e s sp a r a m e t e r si nt h e s u b lo o n ma n db e y o n d ，w ea d o p tt h em o n t e c a r l os i m u l a t i o nm e t h o dt op e r f o r m s t a t i s t i c a lf a i l u r ea n a l y s i sf o rs r a mu n d e rt h er e a d ，w r i t ea n dh o l dm o d e sb y i n v o k i n gs p i c em o d e l ，w h i c hp r o v i d e sar e f e r e n c eg u i d ef o rt h en a n o m e t e rs c a l e s r a m d e s i g n 2 d i f f e r e n tf r o mt h et r a d i t i o n a lf u l l c u s t o md e s i g na p p r o a c hw h i c hi s q u i t et i m ec o n s u m i n ga n dh i g hc o s t ，an e wf u l l c u s t o m a n ds e m i c u s t o m c o m b i n e dd e s i g nm e t h o df o rs r a mi s p r o p o s e di nt h i s t h e s i s m o d u l e s d e m a n d i n go nh i g h e rt i m i n ga n de l e c t r i c a lp e r f o r m a n c ea r ed e s i g n e db yt h e b o s o m u pf u l l c u s t o mm e t h o d ，w h i l ed i g i t a ll o g i cm o d u l e sa r ed e s i g n e db yt h e t o p - d o w ns e m i - c u s t o mm e t h o d b e s i d e sh i g he f f i c i e n c ya n dl o wc o s t ，t h i sm e t h o d h a sg o o ds c a l a b i l i t yf o rv a r i o u sc a p a c i t yo fs r a ma n di se a s yt oi m p l e m e n ti n d i f f e r e n ts i l i c o np r o c e s s 3 w ef i n i s has e r i e so fo n - c h i ps r a md e s i g nf o rt h eo w n e de m b e d d e d c p uu n d e r9 0 n mp r o c e s sn o d ea n dd e v e l o pad e s i g nf l o ww h i c hi ss u i t a b l ef o r t h en a n o m e t e rp r o c e s s i tt a k e st h el e a di n i m p l e m e n t i n gn a n o m e t e rc u s t o m v 浙江大学博士学位论文 a b s t r a c t d e s i g nf o re m b e d d e ds r a mi nd o m e s t i c ，a n dl a y sas o l i df o u n d a t i o nf o rt h e s r a m d e s i g ni n6 5 n mp r o c e s sn o d ea n d e v e nb e l o w 4 w i t ht h ed e e pa n a l y s i so ft h es y s t e m l e v e lt i m i n gs y n c h r o n i z a t i o n p r o b l e mo f e m b e d d e dm e m o r y , t h i st h e s i sp r o p o s e sau s e f u lc l o c ks k e w s c h e d u l i n gb a s e do nt h ep a r t i c l es w a f i no p t i m i z a t i o n ( p s o ) a l g o r i t h m t h i sn e w m e t h o da d o p t st h ea d a p t i v ep a r t i c l es w a r mo p t i m i z a t i o nw i t hl i n e a r l yd e c r e a s i n g i n e r t i aw e i g h tt os e a r c hf o rt h eo p t i m u mu s e f u lc l o c ks k e ww i t h o u tc h a n g i n g c i r c u i ts t r u c t u r e ，a n dr e d u c e st h ec l o c kc y c l eb ym e a n w h i l ei t e r a t i v e l yo p t i m i z i n g t h ec o m b i n a t i o n a l p a t hd e l a y s t h ee x p e r i m e n t a l r e s u l t so f a p p l y i n g t h i s a l g o r i t h m t o3 2 - b i te m b e d d e dc p us h o wt h a tt h es y s t e mp e r f o r m a n c ei s d r a m a t i c a l l yi m p r o v e d k e y w o r d s e m b e d d e ds r a m ；e m b e d d e dc p u ；n a n o - s c a l e ；h i g hs p e e d ；l o w p o w e r ；s t a t i cn o i s em a r g i n ；c l o c ks k e ws c h e d u l i n g v l 浙江大学博士学位论文图表目录 图表目录 1 1 嵌入式存储器在s o c 中的比重3 1 2c k c o r e 流水线结构4 1 3 处理器和存储器的性能差距趋势5 1 4c k c o r e 结构框图6 1 5c a c h e 结构及其延时分布6 2 1s r a m 结构图1 2 2 2 静态逻辑门结构1 3 2 3 二输入动态与非门1 4 2 4 分级字线技术1 5 2 5 运算放大型s a 16 2 6 交叉耦合型s a 1 6 2 7 锁存型s a 1 7 2 8 改进型的c b l s a 结构1 9 2 9 字线脉宽和s a 使能的控制电路2 1 2 1 0 地址转换检测电路一2 3 2 1 1s r a m 存储单元尺寸缩小比例2 6 2 1 2s r a m 工作电压v d d 的下降趋势2 7 3 14 t - 2 r 存储单元3 2 3 2 标准c m o ss r a m 六管单元3 3 3 3 静态噪声容限示意图一3 4 3 4 反相器的传输特性曲线3 5 3 5 不同模式下的s r a m 的等效电路图4 0 3 6 不同模式下的s n m 仿真图4 0 3 7 随机掺杂波动一：4 1 3 8 读模式的测试电路图4 4 3 9s r a m 读失效统计分析流程图4 5 3 1 0m e n t oc a r l o 仿真的读噪声容限分布和标准q q 图4 5 3 1 l 写模式s r a m 电路图一4 6 3 1 2m e m oc a r l o 仿真的写延时分布和标准q q 图4 7 3 1 3m e m oc a r l o 仿真的数据保持噪声容限分布和标准q q 图4 8 4 1s r a m 设计结构图5l 4 2 三种工作模式下的时序图5 2 4 3 全定制设计流程5 3 4 4 标准c m o ss r a m 六管单元一5 3 4 5 存储阵列布局一5 5 4 6 自定时策略框图5 7图图图图图图图图图图图图图图图图图图图图图图图图图图图图图图图图图图图图 浙江大学博士学位论文 图表目录 图4 7 自定时工作仿真波形5 7 图4 8v d d 偏置的输入去耦锁存型灵敏放大器结构5 9 图4 9 锁存型放大电路6 l 图4 1 0 锁存放大电路的工作仿真波形6 l 图4 1 1 位线结构6 3 图4 1 2 半定制设计流程6 5 图4 1 3 不同m u x 对应的s r a m 形状示意图6 6 图4 1 4 行译码结构6 7 图4 15 列译码结构一6 8 图4 1 6 写电路时序波形图6 9 图4 1 7 层次化设计策略7 1 图4 1 8s r a m 的整体布局7 2 图4 1 9d f m 设计的物理版图实现7 5 图4 2 05 1 2 x 2 容量的s r a m 版图实现一7 6 图5 1 时序路径8 2 图5 2 粒子群优化算法流程图8 7 图5 3 测试电路版图实现8 8 图5 4 零时钟偏差规划的时序违反路径上的松弛值8 9 图5 5 零时钟偏差规划的路径延时8 9 图5 6 基于图论的时钟偏差的柱状图一9 0 图5 7 最优适应度值变动曲线和粒子寻优过程9 l 图5 8 基于p s o 算法的时序违反路径上的松弛值9 1 图5 9 基于p s o 算法的路径延时9 2 表1 1 半导体存储器的分类概况2 表3 1 不同的p ，_ 对应的蒙特卡罗仿真所需样本数和仿真时间4 3 表4 1s r a m 时序参数5 2 表4 2 不同容量的同步s r a m 仿真结果7 8 表5 1 时序约束和电路参数8 8 表5 2 三种时钟偏差规划方法的比较9 2 i 浙江大学研究生学位论文独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取 得的研究成果。除了文中特别加以标注和致谢的地方外，论文中不包含其他 人已经发表或撰写过的研究成果，也不包含为获得逝垄盘堂或其他教育 机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任 何贡献均已在论文中作了明确的说明并表示谢意。 学位论文作者签名：霄母司 签字日期： 力哆年夕月弓日 学位论文版权使用授权书 本学位论文作者完全了解逝姿盘堂 有权保留并向国家有关部门或 机构送交本论文的复印件和磁盘，允许论文被查阅和借阅。本人授权滥垄 盍生可以将学位论文的全部或部分内容编入有关数据库进行检索和传播， 可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名：舞毋毋 导师签 签字日期：p ，年穸月3 e t 签字日期：涉7 年罗月5 e t 浙江大学博士学位论文 致谢 致谢 本研究和论文工作是在导师陈偕雄教授和严晓浪教授的悉心指导下 完成的。两位导师渊博的知识、敏锐的学术眼光、丰富的阅历和卓越的 领导能力都使我受益匪浅，他们诲人不倦的态度和无私的奉献精神更值 得我终生学习。在此谨向两位导师致以最崇高的敬意和最诚挚的感谢。 感谢研究所的葛海通老师和张培勇老师，在攻读博士学位期间，无 论是在工作学习上还是在生活上，两位老师都给予了很多关怀与指导， 在我作论文过程中更是提供了宝贵的意见和建议。在此谨致以我深深的 谢意。 感谢研究所的吴晓波老师、史峥老师、何乐年老师、沈海斌老师、 谭年熊老师、王国雄老师、赵梦恋老师和罗小华老师等，感谢他们对我 的关心和帮助。 感谢五年来和我一起学习工作的同学们。感谢何仙娥、吕冬明、刘 智力、刘坤杰、李德贤、彭剑英、孟建熠、全励、黄凯、杨军等的大力 支持和相互协作。感谢黄雪维、张杰、张强、潘虹、应琦钢、龚帅帅等 在本论文的最后阶段给予我的建议与协助。 还要感谢我曾经的室友沈珊瑚、张婧婧、李季、沈慧等，陪伴我走 过了五年的博士生涯，在我遇到困难和挫折的时候给我信心和帮助。 特别感谢我的父母和家人的关心和爱护，一直以来他们对我的默默 支持和鼓励是我不断前进的动力。 最后，向所有关心和帮助我成长的师长和朋友们致以最诚挚的谢意。 2 0 0 9 年6 月求是园 郑丹丹 浙江大学博士学位论文绪论 1 1 引言 第1 章绪论 嵌入式计算技术的进步，正在以前所未有的程度影响和改变着人们的生 活。嵌入式系统的应用覆盖消费电子，网络通讯、金融、医药系统、航天航 空以及军事系统等各种领域。随着半导体制造工艺的不断进步和集成电路设 计能力的不断提高，系统芯片s o c ( s y s t e m o i l c h i p ) 已经成为集成电路设 计的主流技术。嵌入式s r a m 是s o c 芯片的重要组成部分，据统计仅s o c 系统中的高性能嵌入式处理器中就有一半以上的晶体管是片上存储器，并且 随着处理器对于性能需求的不断提升，预期这一比例还会进一步提高。嵌入 式s r a m 作为片上高性能存储器的重要表现形式，现已被广泛应用于高速存 储系统、便携式设备、数字与网络通讯以及成像应用等领域。因此嵌入式 s r a m 的设计研究，对于提升国产嵌入式s o c 芯片的综合性能，推动我国集 成电路技术的发展，具有重要的现实意义。 1 2 研究背景 1 2 1 嵌入式存储器概况 半导体存储器是存储数据信息的半导体器件，可以存放各种程序、数据 和资料等。半导体存储器因具有集成度高、存储速度快、功耗低、使用寿命 长等优点，已经成为现代数字系统的重要组成部分它的种类繁多，根据储 存能力与电源的关系，大体可以分为两大类，一类是易失性存储器( v o l a t i l e m e m o r y ，v m ) ，另一类是非易失性存储器( n o n v o l a t i l em e m o r y ，n v m ) ， 如表1 1 所示 浙江大学博士学位论文 绪论 表1 1 半导体存储器的分类概况 v mn v m r a mn r a mr o mn v r a m s r a m f i f 0m r o mp r o mf e r a m d r a ml i f 0e p r o mn v s r a m s re e p r o m c a mf l a s h v m 是指电源供应中断后，所存储的数据就会消失的存储器。v m 根据 存取方式不同，可分为随机存取存储器( r a m ) 和非随机存取存储器 ( n r a m ) 。r a m 结构的优点是同时提供读写功能且存取时间相当，而且存 储器的任何一个存储单元的内容都可以随机存取。根据数据存储的不同原理， r a m 又可分为静态随机存储器( s r a m ) 和动态随机存储器( d r a m ) 。s r a m 利用带有正反馈的触发器来存储数据信息，只要保持电源电压，存储单元内 存储的数据就可以恒常保持。d r a m 利用电容上的电荷来存储数据信息，由 于电容存在一个电荷泄放的问题，所以需要定时刷新以补偿因漏电引起的电 荷损失。d r a m 由于其高密度和低成本特性，主要应用于当前计算机的主存。 与d r a m 相比较，s r a m 具有较快的存取速度及较低的功率消耗，通常被 用作片上高速缓冲存储器( c a c h e ) ，尤其在高速、低功耗的嵌入式系统中得 到了广泛应用。n r a m 主要有寄存器组、先进先出存储器( f i f o ) 、后进先 出存储器( l i f o ) 、移位寄存器( s r ) 、按内容寻址存储器( c a m ) 等类型。 这些存储器现多以模块方式集成在芯片上，不以单独芯片方式出现，所以v m 芯片一般指r a m 芯片。 n v m 是指即使在电源供应中断的情况下，所存储的数据也不会消失， 且在重新供电后，能够成功读取内存数据的存储器。n v m 可以分为两大类： 只读存储器( r o m ) 和非易失性随机存取存储器( n v r a m ) 。r o m 是一种 只能读取原始信息而不能随意写入的存储器，由于其结构简单且读出方便， 因而常用于存储各种固定程序和数据。早期r o m 的存储内容由生产厂家根 新江大学博j ： 位论文 据用户要求采用掩模工艺写入存储器，叫做掩横r o m ( m r o m ) ；随着半导 体技术的发展和客户需隶的变化后来又出现了可编程r o m ( p r o m ) ，可 擦除可鳊程r o m ( e p r o m ) 、电可擦酴可编程r o m ( e e p r o m ) 以及快闪 电攘除可编程r o m f l a s h ) ，这些可以统称为现场可编程r o m 。由于 f l a s h 具有e e p r o m 的特点，而且建厦更快，因此近年束发展迅速，有时 也把它单独归为一类n v r a m 是指可读可写的存储器，在系统重新启动或关 机之后仍能保存数据，主要包括铁电存储器( f e r a m ) 、磁阻存储器( m r a m ) 和非易失性s r a m ( n v s r a m ) 随着技术的发展，n v r a m 存储技术已被 广泛应用干新型m p 3 播放器数码相机，固态硬盘以及笔记本电脑等中。 在芈导体存储器方面发展最快的是嵌入式存储器的设计与应用嵌入武 存储器是集成在s o c 系统中的片上存储器，是s o c 芯片的重要组成部分 嵌入武存储器具有片外存储器不可比拟的优势，比如更高的带宽更低的访 问延时和功耗、更优化的存储结构、更高的可靠性，更好的工艺缩放特性等， 所以随着嵌x l , 系- 统功施的不断增强，更多数量更大容量的嵌入式存储器被 集成到s o c 芯片上据预测，到2 0 1 0 年，片上存储器将占据硅片总面积的 9 0 以上川。如图l1 所示园此，随着嵌入武存储器在芯片中所占比重的 不断提高，它的性能优劣对系统芯片的影响将越来越大，嵌入式存储的设计 已经成为s o c 设计的重要内容 r _ r u l 圈ii 嵌入式存储嚣在s o c 中的比重i i 几川l u曼 一一l i u 浙江大学博上学位论文 绪论 1 2 2 自主嵌入式c p u 简介 c k - c o r e 是面向高端嵌入式应用的3 2 位高性能低功耗嵌入式c p u 系 列，由浙江大学和杭州中天微系统有限公司联合研制完成，具有完全知识产 权。c k c o r e 指令集基于m o t o r o l a 公司m c o r e 指令集系统，采用先进的 流水线技术，具有良好的可配置性和可扩展性。c k c o r e 目前已经形成了 以c k 5 1 0 、c k 5 2 0 和c k 6 1 0 为代表的多个嵌入式处理器系列。 c k - c o r e 采用3 2 位r i s c 架构，实现了先进的7 级流水线技术，如图1 2 所示。分别设计了1 6 个3 2 位通用寄存器和备用寄存器，支持程序上下文的 快速切换。绝大部分指令在单周期内完成。支持普通中断和快速中断两个中 断响应优先级，支持自动中断和矢量中断两种响应方式，中断响应速度快、 延时低。流水线的设计实现了两级分支预测机制，预测精度在9 2 以上。采 用乱序执行机制，指令可在执行单元内并行乱序执行，有效提升了处理器的 指令级并行处理能力。支持面向应用的扩展，设计实现了面向信息安全和多 媒体运算的专用d s p 指令。硬件在线调试接口模块支持程序非侵入式调试， 提供强大的在线调试支持。c k c o r e 支持内存保护机制，内存保护单元m g u 最多可设置4 个保护区，内存管理单元m m u 支持虚拟地址到物理地址的高 效转译。 图1 2c k c o r e 流水线结构 浙江大学博士学位论文绪论 1 2 3 自主嵌入式c p u 的性能瓶颈 随着应用需求的不同，处理器和存储器阵营逐步分离，两者朝着不同方 向发展：处理器往高速发展，而存储器朝着高集成度发展。据调查，嵌入式 处理器的速度以每年6 0 递增，而存储器的速度每年仅增长1 0o a 左右，两者 的性能差异越来越大【2 巧】。图1 3 为处理器和存储器性能的比较。相对缓慢的 存储器访问速度已经成为限制处理器性能最严重的瓶颈之一。 ； ；鲥 ! 彳；i 笸扯i 厂，”； + + 卜“l f 斗d c e s s叫 - m e m a y ； i ) e r f a na n c eg a p 激!； l ； y 厂； l ； j ，一一 砖。 - 卜一 ，lo 一西r h r 一r 一r i 印 0 j p _ 。 ；d r ： 图1 3 处理器和存储器的性能差距趋势3 1 处理器通常采用片上高速缓存来缓解处理器和主存之问的速度失配问 题，并且通过减少总线活动来降低系统功耗。c k c o r e 处理器分别设计实 现了哈佛结构的c a c h e 和s p m ( s c r a t c h p a dm e m o r y ，便笺存储器) ，如图1 4 所示。两路组相连的c a c h e 结构提供软件透明的片上数据高速缓存，有效消 除了片外存储器的访问延时对于处理器性能的影响。片上高速s p m 提供软件 可控的数据临时缓存空间，能高效地支持用户对于关键数据常驻片上存储器 的需求。灵活的片上存储结构是c k c o r e 提升性能的关键技术。内存子系 统中的c a c h e 和s p m 等嵌入式存储器在c k c o r e 中扮演着举足轻重的角 色，所有的指令、数据的读取和访问都需要通过这些嵌入式存储器来完成与 片外设备的交互通信，它们的速度直接影响系统的性能 浙江大学博士学位论文绪论 图1 4c k c o r e 结构框图 c k c o r e 目前已经实现大规模产业化应用，主要应用于信息安全、数 字机顶盒、g p r s 定位系统等产品中。随着应用需求的不断发展，市场对 c k c o r e 的频率、面积、功耗提出了更高要求。目前，c k 。c o r e 的片上存 储器采用存储器编译器( m e m o r yc o m p i l e r ) 生成的s r a m ，这类编译器为 特定的存储器尺寸和纵横比生成的模型，不具有灵活性和可控性且输出延时 比较大，限制了c k c o r e 性能的进一步提升。如图1 5 所示，在1 3 0 n m 工 艺下，利用存储器编译器产生的4 k b 存储单元的延时在2 2 n s 左右，加上t a g 比较器所产生的2 0 n s 的延时，处理器只能工作在2 5 0 m h z 情况下。因此开 发高速、低功耗的嵌入式s r a m 对于嵌入式c p u 的发展和应用具有很重要 的现实意义。 吾 萼 等 吾 c a c h e , d a t a 图1 5c a c h e 结构及其延时分布 浙江大学博士学位论文绪论 1 2 4 多值逻辑的探索 多值逻辑是现代数字电子学研究的一个重要分支领域。1 9 2 1 年美国逻辑 学家e l p o s t 首次提出了对任何基数都保持完备性的多值逻辑代数系统1 6 1 。 由于它具有许多独特的功能和广阔的应用前景，近几十年来越来越受到国际 学术界的重视，是信息科学的前沿领域之一。近2 0 余年来，多值逻辑的理论 研究及多值逻辑器件的研制均取得了较大进步。 目前多值逻辑代数理论体系众多而复杂，主要有p o s t 代数、 v r a n e s i e l e e s m i t h 代数、a l l e n g i v o n e 代数、模代数和t 门算子代数等。与 二值逻辑系统相比，多值逻辑系统传输和处理的信息密度高，这对于减少系 统的连线、节省芯片面积、提高工作可靠性具有重要意义，而且在用多值逻 辑提高信息携带量的同时，也提高了空间和时间的利用率。因此多值逻辑目 前已经在数学、计算机、人工智能、物理学等领域得到了广泛的应用，有着 广阔的发展前景。 在v l s i 中，为了减少连线和引脚数目，增加他们所传递的信息量，多 值逻辑是一种有效的手段之一随着存储器的容量不断增大，存储单元的面 积成为限制存储器发展的一大因素。目前关于存储器的多值逻辑研究已经取 得了很大进展7 1 l j 。 三值逻辑是最简单的多值逻辑，也是最重要的多值逻辑。而且考虑到许 多实际问题本身具有对称三值特性，三值数字系统的成本最低，所以本项研 究最初考虑将三值技术应用到存储器设计中，提出了基于三值k 图的多输出 三值函数化简的新方法。该方法对于优化多值组合逻辑电路具有快速简单的 特点。但是多值逻辑有它本身的缺点：多值信号传输中产生衰减，整形有困 难；多值信号的阈值数目增加会减小噪声影响，信号的容差要求比二值严； 由于信号摆幅增加，速度比二值慢。这些缺点严重影响存储器的性能，在纳 米工艺下甚至会使存储器失效。而且多值逻辑的设计与制造成本远高于传统 浙江大学博士学位论文绪论 的二值逻辑，存储器的多值逻辑技术目前还很不成熟。与设计方案是否最优 化相比，成本和可靠性也是必须考虑的因素。因此本文最终没有将多值逻辑 技术应用于存储器设计中。 1 2 5 嵌入式存储器在系统级的时序收敛问题 随着s o c 设计技术的发展，越来越多的存储器被集成到单个芯片上，这 一发展趋势使存储器阵列和外围电路对存储器性能的限制严重影响系统频率 的提高。灵敏放大器是存储器中最重要的外围电路之一，位线上的寄生电容 和电阻随着特征尺寸的缩小不断增大，使灵敏放大器的延时变长，从而制约 了存储器的存取时间。这造成系统时钟从存储器中读取数据的速度比普通的 逻辑寄存器要慢的多，导致时钟频率降低。 另一方面，随着芯片中嵌入式存储器容量的不断增大，存储器功耗成为 系统功耗的主要来源。低功耗设计技术不仅应用于存储器内部的存储结构组 织，也广泛应用于系统级。为了减少存储器的动态功耗，往往需要在设计中 加入复杂的组合逻辑来精确控制存储器的信号开启或关闭的时间。这使得到 达存储器的数据、控制信号的时延变长，严重影响系统的性能甚至可能引起 竞争冒险。 因此，系统级的嵌入式存储器时钟设计是当前高性能s o c 芯片时序收敛 的又一个重要的研究方向。 1 3 论文的研究内容和创新点 论文深入比较和分析了嵌入式s r a m 的设计方法，主要围绕纳米尺度的 s r a m 设计展开了研究和探索。本文主要研究内容及创新点如下： 1 采用蒙特卡罗模拟方法，对不同操作模式下的s r a m 进行失效统计 分析。当半导体的制程进入纳米的等级后，随机掺杂波动、表面态密度涨落 等工艺偏差对采用最小尺寸设计的存储单元的稳定性影响越来越严重。本文 浙江大学博士学位论文绪论 在详细分析s r a m 单元的工作原理和静态噪声容限的基础上，对工艺参数变 化引起的器件阈值电压波动进行了仿真分析，给出了具体的实现步骤，并通 过h s p i c e 并行仿真方法加快了仿真速度。分析结果为s r a m 的设计提供了 参考依据，具有一定的指导意义。 2 本文针对嵌入式应用高速度、低功耗的要求，采用存储阵列分块布 局、多级地址译码、自定时及改进的灵敏放大电路等技术完成了一系列面向 自主嵌入式c p u 的9 0 n m 工艺下的s r a m 设计工作，建立了一个适用于纳米 工艺的设计流程。率先在国内实现了纳米级工艺的s r a m 设计，为6 5 n m 及 以下工艺的s r a m 设计奠定了良好基础。 3 提出了一种全定制和半定制相结合的层次化设计方法。首先对 s r a m 进行模块划分，然后对s r a m 中的存储单元、时序控制电路、灵敏放 大电路、列复用选通电路以及预充电电路采用全定制设计方法，对其他外围 控制电路采用半定制设计方法，再把这些模块组合成一个完整的设计。该方 法比传统的全定制方法具有更高的开发效率，并且结合了半定制的优点，使 设计具有更好的灵活性和工艺可移植性，能够快速实现不同容量的s r a m 设 计。 4 提出了一种面向嵌入式存储器的新型的有用时钟偏差规划方法。虽 然目前已经存在大量利用有用时钟偏差优化时钟分布网络的方法，而且对于 纯寄存器逻辑电路已经证明这些方法能够快速有效地优化时钟周期。但是这 些方法并不适用于存储器的时序优化。本文在不改变电路结构的基础上，采 用惯性权重线性递减的自适应p s o 算法调整到达最差路径上的存储器的时 钟延时，并通过反复综合优化组合逻辑的延时，显著提高了时钟频率。该方 法不仅能调整存储器的时钟偏差，提高系统性能，而且同样适用于寄存器的 时钟优化，具有通用性。实验结果证明了该方法的正确性和有效性。 浙江大学博士学位论文 绪论 1 4 论文章节安排 本文总共包含六个部分。各部分的内容安排如下： 第一章首先介绍了自主嵌入式c p u 的内部架构，分析了当前c p u 的性 能瓶颈以及在s r a m 方面所做的相关研究工作，从而引出了课题研究的理论 意义和实用价值，并简要阐述了论文的主要工作和创新点。 第二章对嵌入式s r a m 现有的先进设计技术、发展趋势和面临的挑战做 了一个综述。 第三章针对半导体进入纳米制程后工艺偏差引起的各种问题，对存储单 元的稳定性进行了研究。通过h s p i c e 仿真模拟得出静态噪声容限，并采用 蒙特卡罗方法做了更深入的统计分析。 第四章详细描述了s r a m 各结构模块的设计，包括存储单元阵列结构、 地址译码电路、灵敏放大电路、输入输出缓冲电路以及位线预充电电路，并 通过合理的版图设计完成了纳米尺度s r a m 的物理实现，建立了一个适合纳 米工艺的s r a m 设计流程。 第五章从系统级时钟设计的角度出发，针对集成电路s o c 设计中时钟偏 差优化设计的难题，提出了一种面向嵌入式存储器的基于粒子群优化算法的 有用时钟偏差规划方法。 第六章对本文的研究内容进行总结，并给出后期工作展望。 浙江大学博士学位论文嵌入式s r a m 的现状、发展与挑战 第2 章嵌入式s r a m 的现状、发展与挑战 随着嵌入式技术的不断发展，具有省电、高速优势的嵌入式s r a m 被越 来越多地应用于手持式通讯装置、高端消费类电子产品及网络通讯设备中。 市场对这些设备性能要求的不断提高对g r a m 提出了更高的要求。目前已经 有大量的研究工作围绕s r a m 的发展和应用而展开。集成电路工艺节点的不 断缩小带来了晶体管尺寸和电源电压的持续下降，也为s r a m 的发展带来了 新的机遇与挑战。 2 1 嵌入式s r a m 的设计技术研究 本节首先简单介绍嵌入式s r a m 的基本结构，然后将详细讨论s r a m 现有的主流先进设计技术。 2 1 1s r a m 的基本结构 s r a m 基本结构框图如图2 1 所示。整个电路可以划分为存储阵列和外 围电路两个部分。存储阵列由存储单元以阵列形式排列组合而成，外围电路 又分为地址译码电路、灵敏放大电路、时序控制电路以及输入输出缓冲电路 等部分。 存储阵列由大量存储二进制信息的存储单元排列成矩阵结构，每个存储 单元都与其他单元在水平方向和垂直方向上共享电学连接，其中水平方向的 连线称为“字线”，垂直方向的连线称为“位线”地址译码电路一般分为行 地址译码和列地址译码，通过输入的地址分别选定对应的字线和位线。每个 存储单元对应唯一的地址，即字线和位线的交叉处就是被选中的存储单元， 在时序控制电路的控制下可以对其进行读写操作。 本节所讨论的技术主要围绕译码电路、灵敏放大电路、时序控制电路以 及低功耗设计展开，关于存储单元的相关研究将在下一章详细阐述。 浙江大学博士学位论文 嵌入式s r a m 的现状、发展与挑战 2 1 2 地址译码电路 图2 1s r a m 结构图1 1 2 1 译码电路的设计是s r a m 设计的重要环节，它不仅占有很大的面积，而 且对存储器的速度和功耗都有很大的影响。在大容量存储器中，译码电路的 延时约占总延时的5 0 左右【13 1 。译码电路的延时包括关键路径上的逻辑门延 时以及互连线、字线和位线延时1 4 】。逻辑门延时主要与晶体管的尺寸有关， 因此许多学者对晶体管尺寸的优化问题做了大量的研究，以实现高速【”，1 6 】 和低功耗【1 7 ，1 引。 2 1 2 1 静态逻辑译码 改变译码电路逻辑门的结构是减小译码延时的有效方法。最早的设计采 用静态c m o s 逻辑来实现译码功能【1 9 ，2 们。如图2 2 所示，译码电路可以用 n o r 或者n a n d 结构实现。根据s u r l a n d 提出的逻辑努力的理论【2 ，相对于 单位尺寸的反相器，一个n a n d 2 的逻辑努力为4 3 ，n o r 2 的逻辑努力为5 3 ， 而且宽的n o r 门的版图使它的面积较大，所以通常地址译码电路由n a n d 门组成。但是这种结构对于不同地址的访问，延时等于前一条字线复位延时 加上新字线选中延时之和的最大延时，所以后来提出了脉冲信号电路技术 1 2 浙江大学博士学位论文嵌入式s r a m 的现状、发展与挑战 2 2 - 2 4 。当地址被选中时，对应的字线脉冲信号只持续很短的一段时间，然后 就关闭，门延时可以明显的减小。由于采用这种技术，译码逻辑链上只需要 传递一种信号电平，晶体管尺寸还可以通过偏移( s k e w ) 的方法f 2 5 】进一步优化， 从而加快信号传输，减小译码延时，如图2 2 ( c ) 所示，图中“l ”，“2 ”表 示晶体管的相对宽长比。 c m o s 逻辑类型虽然是高度稳定的，但它需要2 n 个晶体管来实现n 个 输入的逻辑门，同时负载电容较大。所以后来又提出了伪n m o s 来设计逻辑 门，它的显著优点是减少了晶体管的数目( 由互补c m o s 中的2 n 减少为n + 1 ) ，但是这种结构的稳定性降低而且静态功耗较高，限制了它的应用。 ( a ) 静态或非门( ”静态与非门( c ) 采用偏移技术的与非门i n 3 l 图2 2 静态逻辑门结构 2 1 2 2 动态逻辑译码 译码电路中的逻辑门还可以采用动态逻辑实现，图2 3 是一个n 型动态 逻辑门的基本结构，它的p d n ( 下拉网络) 的构成完全与互补c m o s 一样。 这一电