（电路与系统专业论文）嵌核系统芯片测试通路结构的优化设计.pdf

摘要 随着集成电路的发展，电路规模不断增加，对电路的测试变得曰益困难，测 试覆盖率等很难满足要求。因此需要在电路设计时就考虑到测试，这就是可测性 设计。 微米和深亚微米技术的发展使在个芯片上集成一个系统成为可能，这种系 统通称称为单芯片系统。这种系统与板上系统相比性能好、功耗低、占用空间 小。为了降低单芯片系统的设计成本，嵌入核被日益广泛地采用。由于嵌入式核 常常和芯片的引脚没有直接通路，就需要在系统芯片设计时设计专门的测试通 路机制来方便嵌入核的测试。 测试通路机制又称测试通路结构，就是用一定的电路提供嵌入核与输入测 试激励和观察响应的通路。通过采用合适的测试通路结构并对它进行优化设计可 以使嵌核芯片的测试时间最小化，减少芯片测试成本。 本文首先对嵌核芯片测试做了较深入的讨论。然后本文提出一种基于遗传 算法的优化算法来解决测试通路结构优化设计问题：对于给定的系统、给定的测 试总线总宽度，求不同测试总线的宽度和各嵌入式核在不同测试总线间的分配使 芯片测试时间晟小。并选取了两个假定的、比较复杂的系统做为算例。实验结果 表明本文提出的算法搜索得到全局最优( 或近似全局最优) 的能力优于现有的整 数规划问题。最后推广本文提出的方法对有位置约束情况下的测试通路结构进行 优化设计。 关键词：可测性设计、嵌核芯片、嵌入核、测试通路结构、遗传算法 a b s t r a c t w i 谯t h ed e v e l o p m e n ta n dt h ei n c r e a s i n gs i z eo ft h ei c s 。i ti s g e t t i n gh a r d e ra n d h a r d e rt ot e s ti ca n dt h ef a u l tc o v e r a g ei sn o ts a t i s f a c t o r yi nt h em o s tc a s e i 。s ow c s h o u l dc o n s i d e rt e s t a b i l i t yi nt h ec o u r s eo f d e s i g n i n gt h ec i r c u i t t h i si st h ei d e ao f d e s i g nf o rt e s t ( d f t ) i nr e c e n ty e a r , af u n d a m e n t a lc h a n g eh a st a k e np l a c ei nt h e w a yt h a td i g i t a l s y s t e m sa r ed e s i g n e d 。a d v a n c ei nt cd e s i g nm e t h o d sa n dm a n u f a c t u r i n gt e c h n i q u e s a l l o wi n t e g r a t i n g c o m p l e t es y s t e mo n t oo n es i n g l ei c t od e a lw i t ht h eg r o w i n g c o m p l e x i t yo fs u c hm o d e ms y s t e m e m b e d d e dc o r e sa 糟n o ww i d e l yu s e di nl a r g e s o c c h i p s c o m p a r e d t ot h et r a d i t i o n a lm u l t i - c h i p so n b o a r ds y s t e m ，t h e s es o c a l l e d s y s t e mc h i p so f f e ra d v a n t a g e ss u c h a sh i g h e r p e r f o r m a n c e ，l o w e rp o w e rc o n s u m p t i o n ， a n ds m a l l e rv o l u m ea n dw e i g h t 。u n f o r t u n a t e l y , c o r e - b a s e ds o c sa r ed i f f i c u l tt ot e s t a f t e rf a b r i c a t i o n t h ed e s i g no f t e s ta c c e s sm e c h a n i s m si se s p e c i a l l yi m p o r t a n tf o rt h e t e s t i n go f s o c c h i p s t e s ta c c e s s m e c h a n i s m ( t a m ) ，s o m e t i m e sn a m e da s t e s ta c c e s sa r c h i t e c t u r e ， t r a n s p o r t st e s tp a t t e r n s i tc a l lb eu s e df o ro n c h i pt r a n s p o r to f t e s ts t i m u l if r o mt e s t s o u r c et ot h e c o r e - u n d e r - t e s t ，a n d f o r t r a n s p o r t o ft e s t r e s p o n s e s f r o mt h e c o r e u n d e r - t e s tt oat e s ts i n k i nt e r m so ft e s ta c c e s sm e c h a n i s md e f t n i t i o n ，s e v e r a l a p p r o a c h e sh a v eb e e np r o p o s e d t e s ta p p l i c a t i o nt i m eo ft h ec o r e - b a s e ds y s t e m sc a n b em i n i m i z e d b ya p p r o p r i a t et e s tm e c h a n i s m 。 f i r s t ，t h et e s t i n go fs y s t e m o n - c h i pi sd i s c u s s e d s e c o n d ，a na p p r o a c hb a s e do n 。” g e n e t i ca l g o r i t h mi sp r o p o s e dt od e a lw i t hs e v e r a li s s u e sr e l a t e dt ot h ed e s i g no f o p t i m a l t e s ta c c e s sm e c h a n i s m st h a tm i n i m i z et e s tt i m eo fs o c ，i n c l u d i n gt h e a s s i g n m e n t o fc o r e st ot e s tb u s e s ，a n dd i s t r i b u t i o no ft e s td a t aw i d t hb e t w e e n m u l t i p l e t e s tb u s e s a sc a s e s t u d y , t h e t e s ta c c e s sm e c h a n i s m so ft w o h y p o t h e t i c a l b u t n o n t r i v i a ls y s t e m sa r eo p t i m i z e db yo u ra p p r o a c h e x p e r i m e n tr e s u l t ss h o wt h a tt h e p r o p o s e da l g o r i t h mp e r f o r m sb e t t e ri ng l o b a lo p t i m u ms e a r c h i n gt h a nt h ee x i s t i n g m e t h o db a s e do ni n t e g e rl i n e a rp r o g r a m m i n g ( i l p ) 。f i n a l l y , w ee x t e n do u r a p p r o a c ht o r o p t i m i z e t h et e s ta c c e s sm e c h a n i s mu n d e rc o r e c l u s t e ra n d c o r e - p l a c e m e n tc o n s t r a i n t s k e y w o r d s ：d e s i g n f o r t e s t ( d f t ) ，c o r e - b a s e d s y s t e m o n c h i p ，c o r e ，t e s t a c c e s s m e c h a n i s m ，g e n e t i ca l g o r i t h m 2 第一章引言 1 1 可测性设计 第一章引言 根据m o o r e 定律，数字集成电路的规模以每1 8 个月翻番的速度持续地发 展。六十年代，一片集成电路只可以集成几个晶体管，目前i n t e p e n t i u mi v 处 理器已经集成了几千多万个晶体管，c p u 速度从八十年代初的1 兆赫到目前的几 个g h z 以上。集成电路的最小特征宽度也发展到了到目前的o 2 5 、0 1 8 、0 1 3 微米甚至更小。为了保证集成电路的可靠性，必须对所生产的集成电路进行彻底 的测试。图1 1 显示了最终成品集成电路的可靠性( 测试合格的集成电路没有故 障的概率) 与测试向量的故障覆盖率的关系。 从图中可以看到，对于大的电路而言，只有测试覆盖率达到很高的水平，并 且原始硅片上的缺陷率很低，才能保证生产出来的测试合格集成电路有较高的无 故障率。 电路晶体管数 图1 i 成品司靠性与电路规模的关系 然而，对于电路的设计者而言，原始硅片上的缺陷率是由生产工艺决定而 不可改变的。设计者可以做的，就是提供合适的技术手段来提高电路的测试覆盖 率。对于存储器等的一些规则的电路，很容易通过添加一些可测性结构实现1 0 0 的测试覆盖率。而对于用户自己设计、综合或者逆向设计所得到的电路，就很难 保证其测试覆盖率。但是对这些电路一般依然要求故障覆盖率至少要达到9 5 以 上，才能保证通过测试产品的可靠性。但是，随着电路规模的增大，由于电路的 第一章引言 内部结点难以控制和观测，对电路的有效测试也越来越困难。一个大规模的数字 电路，如果不进行有效的可测性设计，测试覆盖率一般很难超过6 0 。而这样的 测试覆盖率是不可接受的。为了达到可以接受的测试覆盖率，我们必须对电路进 行设计，以使之易于测试。在电路设计阶段就把电路测试的需要进行考虑的设计 方法称为可测性设计。 1 3 1 数字电路的可测性设计 可测性设计在集成电路设计过程中就考虑到电路的测试。它一般包括局部 可测性设计方法和结构可测性设计方法两大类。局部可测性方法的是根据电路局 部的特性对电路进行修改，使之容易测试，般有测试点插入等方法”】：而结构 性可测性设计方法则是根据可测性设计的一般规则和基本模式来进行电路的设 计，一般包括扫描设计( s c a nd e s i g n ) 【2 0 l 、内建自测试( b i s t ) 4 1 等方法，还有针 对单芯片系统( s y s t e m 一0 n c h i p ) 的一些综合性可测性设计方法口j 等。这些方法在 实际电路设计中得到了广泛的应用。 1 3 2 扫描设计方法( s c a nd e s ig n ) 扫描设计方法的主要思想是把时序电路中一部分或所有的时序元件在测试 时链接成为移位寄存器，移位寄存器链的两端分别是电路的原始输入端和原始输 出端。在正常状态下，电路执行着正常设计的电路功能。而在测试状态下，测试 者可以通过移位寄存器把电路置到所需要的状态，同时也可以用移位寄存器移出 电路的状态，从而可以观测电路的内部状抖”，参见图1 2 。 图1 2 ( b ) 是一个典型的基于多路器的扫描设计。当s c a n e n a b l e 信号为低 时，电路正常工作，扫描设计电路对电路的功能没有任何影响。而当s e a n e n a b l e 为高时，所有触发器连成了一个移位寄存器。测试时可以首先把s c a n g n a b l e 置 为高，由这个移位寄存器链使电路达到指定的状态。然后把s c a n e n a b l e 置为低， 对电路的其他部分进行测试。最后再次拉高s c a n e n a b l e ，把运行过一个或多个 时钟后的电路状态通过移位寄存器输出，检查是否与预先计算的结果相同。 对一个时序电路而言，妨碍电路测试的最大障碍是无法对电路内部时序元 件进行有效的控制和观测。而扫描设计可以提供一种彻底的解决测试问题的方 法。因此扫描测试在实际电路设计中得到了广泛的使用。几乎每个较大的数字电 路都有扫描可测性设计在其中。 第一章引言 系统时钟 ( a ) 原始电路结构 ( b ) ( 全) 扫描可测性设计后的电路结构 图1 2 扫描可测性设计分为两种：一种是全扫描设计，即把一个电路所有的时序元 件都链接到扫描链中来。这种方法可以最大程度上提高电路的可测性和可观性。 这样的扫描可测性设计方法称为全扫描设计。这种方法可以很容易实现电路很高 的故障覆盖率。而且这种方法在设计时也相对比较简单，m e n t o rg r a p h i c s 7 1 、 s y n o p s y s 【8 】等主流的e d a 厂商都提供直接实现全扫描设计的可测性设计解决方 案，目前是扫描设计的主流。一种是部分扫描，即在电路中选择部分触发器作为 扫描触发器。各种实验证明，在可测性设计中，仅扫描部分触发器，就可以实 现电路的测试覆盖率达到令人满意的水平。但由于部分扫描技术不受主流e d a 公司如c a d e n c e 、s y n o p s y s 、m e n t o r 、a v a n t ! 等主流e d a 软件厂商的有效支持， 在实际设计中应用比较少。 1 3 3 内建自测试方法( b u i l d i ns e l f t e s t ) 内建自测试的方法就是在电路中加入测试向量生成和测试结果检测的电 路，在电路内部直接实现对电路进行测试的方法。内建自测试方法有两种，一种 第一章引言 是对存储器等规则性电路的，另一种则针对一般的逻辑电路。 在对一般逻辑电路的内建自测试中，通常在电路中增加一个循环移位的伪 随机测试码生成器。该生成器负责对电路输入随机码。同时在电路的输出端也输 入到一个由带抽头的循环移位寄存器构成的数字签名压缩器( m i s r ) 对输出结果 进行检测。在b i s t 的设计中，由于输入的是随机向量，为了提高电路的随机向 量测试覆盖率，往往在电路中加入一些局部的可测性设计，如测试点插入等。也 有很多实现中，把b i s t 与扫描路径结合起来。把随机输入加入扫描链，模拟结 束后把扫描输出加入m i s r ，这种方法可以实现较高的时序电路测试覆盖率。这 样的扫描内建自测试方法在主流e d a 厂商中有相当的支持。如s y n o p s y s 和 m e n t o rg r a p h i c s 都有相应的b i s t 工具。 1 2s o c 测试的发展状况 随着亚微米和深亚微米技术的不断发展，集成电路的规模不断增大，集成度 不断提高，使得一个复杂系统集成在一个芯片上成为可能。目前集成电路的发展 使系统从建立在板上( s y s t e mo nb o a r d s o b ) 发展到建立在芯片上( s y s t e mo n c h i p - - s o c ) ，这种系统通称为单芯片系统或片上系统。为了减低设计成本、提高 系统的设计效率以降低产品的生产周期，嵌核系统( e m b e d d e d c o r eb a s e d s y s t e m ) 被日益广泛地采用。嵌核芯片的结构示意图如图1 3 ： 图1 3 嵌核系统芯片结构示意图 嵌核芯片的设计采用设计成熟的核作为系统的基本组成部分，这些核是在功 能模块复用概念基础上产生的，它们被称为知识产权核( i pc o r e ) t 正在逐渐 被广泛地使用和商用化。嵌核芯片中所使用的核，称为嵌入核，或简称核。 如图1 3 所示，一个系统芯片通常可以含有用户定义逻辑和多个不同的嵌入 核，复杂的嵌入核本身也可包含较小的核。 第一章引言 采用嵌核系统这种方法的优点在于： 1 、它的应用范围广，由于核的丰富性，利用它们相互搭配，可以适用于各 种类型的电路设计。 2 、由于有一系列预先设计好的模块，具有可重复利用性，设计灵活方便， 大大的缩短了一个电路系统的设计周期。 3 、它将整个系统集成在芯片上，相对于板上系统来况速度快，功耗低，集 成度高。 但是，采用嵌核系统也引进了新的困难。嵌核芯片的测试方法与传统的制造 在印板上的系统( s o b ) 的测试不同，将更为困难【9 , 1 0 。 图l _ 4 为传统的基于集成电路的板上系统的设计与基于核的片上系统的设计 的比较。 板上系统片上系统 系统集成者 i 誊要蠹譬li 设计测试i 离 因 v 回 土 离 核设计测试开 离 图1 4 板上系统和片上系统设计的比较 1 2 2 嵌核芯片测试的主要问题 核提供者 系统集成者 嵌核系统的一个重大问题即是生产测试( m a n u f a c t u r i n gt e s t ) 。由于设计 思路与传统方法( s o b ) 不同，测试的方法也不完全相同。其主要原因是，传统的 制造在印板上的系统，其所用的元件在安装到印板上之前是测试过的，所以对制 造在印板上的系统的测试主要着重于系统的测试；并且印板除了插脚外还可提供 第一章引言 额外的探测点。 但在嵌核芯片中，核的设计者并不了解他所设计的核将要被运用于何种系统 中；而对于系统的设计者而言，又可能并不了解核的内部结构。这一对矛盾使得 需要这样一种方案，即核的设计者给出一个核的较为通用测试方法，并提供一个 系统测试接口，使核无论运用于什么系统，都能用同样的测试方法进行测试。而 系统的设计者要给出一个测试的环境，使这种环境能适应任意核。 由于整个系统是一起制造的，各个核事先没有测试过，因而对它的测试既要 包括其中的各个核的测试，又要包括用户定义逻辑和系统的测试。由于嵌核芯片 测试接口受芯片引脚的限制，为了能把测试激励加入以及观察输出，在芯片设计 时必须考虑与各嵌入核的接口问题和加入额外的用于测试的电路资源( t e s t a c c e s sg e c h a n i s n ) 。此外，由于系统中多核的存在，还需要合理的安排它们的 测试，要考虑到测试的同时性，共享和冲突的问题。 综上可以看出，嵌核系统芯片的测试要l l 肯r j 造在印板上的系统的测试困难得 多。图1 5 比较了嵌核系统芯片测试和印板上系统测试的不同。然而，嵌核系统 芯片的测试与一般的单片系统的测试相比也有其有利的地方。由于嵌入核的设计 是买来的或以前使用过的。厂商通常提供相应的测试资料( 通常包括测试方法， 测试集等) 或自己已有相应的测试资料，因而嵌核芯片的测试者通常不用对嵌入 核进行测试方法研究和进行测试生成。 匝堕匦巫 i 一i i ! 型堕|也型! 堕j 1 r卞 s o b i 量计制造f l 1 1 _ _ 1 _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ 一 皇 塑型苎i ( a ) 印板上系统测试( b ) 嵌核系统芯片测试 图15 嵌核系统芯片测试和印板上系统( s o b ) 测试比较 i 2 3 嵌入核的测试方法和类型 正如前面所说，嵌入核是和整个芯片一起制造的，因而必须作为系统的一部 分来测试。由于嵌入核常常没有和芯片引脚的直接通路，为了便于测试，就需要 在系统芯片设计时采取一定的可测性措施以提供一定的测试通路。常用的可测性 设计措施是为嵌入核设计核测试接口电路( c o r et e s tw r a p p e r ) 和测试通路 ( t a m ) 【3 1 ，有时候也称作测试通路结构( t e s ta c c e s sa r c h i t e c t u r e 如图1 6 第章引言 所示 图1 6 嵌入核测试示意图 图1 6 中，核测试接口就是用一定的接口电路把嵌入核围起来以便对其进行 测试。接口电路在系统正常工作时把嵌入核和芯片中的其他部分连接起来；在测 试时，把嵌入核与测试通路相连。测试接口通常是特殊设计的电路。测试通路就 是用一定的电路为嵌入核提供与输入测试激励源和响应比较器联接的通路。测试 激励源和响应比较器可以是自动测试设备( 这时所用的电路要提供到引脚的通 路) 或者作为内建自测( b i s t ) 用的激励源和响应比较器，也可以是二者的组合， 取决于电路的类型、已有的测试图形( 可能是核供应者提供的) 、测试质量和成 本的要求。测试通路可以通过芯片中的其他模块或嵌入核，也可以绕过其他模块 或核；每一个嵌入核可以有自己专用自奇钡0 试通路，也可以和其他嵌入核共用测试 通路；测试通路既可以是简单的信号通路，也可以具有一定的控制功能。常用的 方法有：专用测试总线，借用系统总线，边界扫描技术，多路开关等等。 用于测试嵌入核的测试集通常可以由嵌核的供应者提供。通常可把嵌核分为 三类：软核( s o f tc o r e ) 、硬核( h a r dc o r e ) 和固核( f i r mc o r e ) 1 。 软核是一种以硬件描述语言( h i ) l ) 方式提供的核。采用这种核，不同的使 用者最终可以用不同的电路，不同的工艺，不同的布线来实现。所以软核提供者 提供的测试集只能是功能级的测试，以适应不同用户的需要。然而，功能级的测 试长度往往很长，这样测试起来就很费时，所以使用者有时需要根据自己的要求 产生测试集。当然，软核提供者最好能提供高质量( 故障覆盖率高，测试长度短) 的通用测试集。为了得到高质量的测试集，在软核设计中采用一定的可测性设计 措施是一种可能的解决办法。 硬核是一种以布局布线资料提供的核，使用者必须采用给定的工艺制造，因 而使用起来不够灵活。但是硬核提供者可以提供质量高的测试集，这是使用硬核 的一个优点。存在的问题是不同的核使用者对测试集质量的要求可能不同，而核 使用者也缺少核的详细资料而很难自己产生测试集。 固核的提供方式则介于软核和硬核之间，一般可以是提供逻辑电路的方式， 因而可以用不同的工艺不同的布局布线来实现。固核提供者提供的测试图形和测 试方法也往往是基于逻辑电路级的，因而对有些故障( 如连线短路故障) 就较难 考虑到。 总的说来，嵌入核的提供者能提供相应的测试，这对于嵌核芯片的测试提供 第一章引言 了一定的方便，但是对于不同的嵌核使用者，由于对嵌入核的测试方法和测试质 量要求往往是不同，所以嵌入核的提供者最好能提供用几种不同的测试方法( 如 逻辑测试，i d d q 测试) 和不同测试质量的测试集，这样可以为嵌入核的使用者 提供更多的方便。 1 2 4 系统芯片级测试 原则上系统芯片级的测试包括系统芯片中各嵌入核的测试，用户定义逻辑 模块的测试以及各功能块( 嵌入核，用户定义逻辑模块) 之间连接的测试。此外， 系统芯片级的测试还需包括系统芯片总体性能方面的测试，例如，最高工作频率， 直流参数等。 对于整个系统芯片的测试，测试资源( 用于测试的总线，测试通路，b i s t 电路) 等的合理安排和使用，对于减少用于芯片可测性设计的开销和测试时间是 很重要的，需要在系统芯片设计时仔细考虑。另外，对包括大量嵌入核的系统芯 片进行测试时，哪些部分( 嵌入核，用户定义逻辑等) 先测，哪些部分迟一点测， ( 即测试的次序问题) ，哪些部分可以同时测，对于系统测试的总时间的影响也 很大。这就是一个测试规划问题。测试规划的问题是一组合最佳化问题。有关测 试规划问题的研究已有报道 1 0 , 1 4 1 。 1 2 5i e e ep 1 5 0 0 标准 随着电路制造技术的发展，一个芯片上能集成的电路变得越来越复杂；为了 提高设计的正确性和速度，嵌入核用得也越来越多。1 9 9 7 年的有关数据表明， a s i c 电路芯片面积的百分之九十左右都可能是采用嵌入核的，其中百分之四十 至六十的嵌入核不是公司内部开发的，丽是公司以外的核提供者提供的，而且在 同一芯片上使用的嵌入核可能是多个不同公司提供的，其类型和种类也可能是不 同的。此外，由于嵌入核的提供者不知道所提供核的各种不同的使用环境，因而 只能提供有关核的一般资料。而嵌入核的使用者不知道嵌入核内部结构的详细情 况，这样就给系统芯片中的嵌入核的测试和系统级的测试带来很大的困难。于是 就有必要建立一个标准，便于嵌入核提供者和使用者间的沟通，既方便核提供者 按照标准给出嵌入核和相应的有关资料，也能方便嵌入核的使用者能更好地在设 计和测试芯片时利用嵌入核提供者所提供的资料。 i e e e p 1 5 0 0 标准就是为了达到上述目的而建立的一个标准。这个标准包括两 方面的内容： 1 一个能够表达所有提供者需要向嵌入核使用者提供的和测试有关的信息的标 第一章引言 准语言。 2 个标准化的但又有一定灵活性( 结构可变) 的称为核测试接口( c o r et e s t w r a p p e r ) 的外围电路。具有这种核测试接口的嵌入核在芯片设计时可以方便 地嵌入系统，而在测试时，通过这种接口系统芯片上的嵌核可方便地进行测 试。但i e e ep 1 5 0 0 并不对嵌入核内部作任何规定。 i e e ep 1 5 0 0 标准中制定的标准语言称为核测试描述语言( c o r et e s td e s c r i p t i o n l a n g u a g e ) 该语言要描述的与测试有关的信息有： ( 1 ) 测试方法 ( 2 ) 测试模式及相应的协议 ( 3 ) 测试图形数据 ( 4 ) 故障模型和故障覆盖率的有关数据 ( 5 ) 核内部可测性设计信息。如内部扫描链的长度和次序，内建自测电路有关 的信息等。 ( 6 ) 诊断方面的信息。如控制点的物理位置。 i e e ep 1 5 0 0 标准中制定的芯片测试接口具有以下特点： ( 1 ) 正常工作方式，核测试方式，连线测试和旁路等多种模式。 ( 2 ) 可以把任何数目的嵌入核的输入端连接到任意宽度的测试通路。如有必要 宽度可通过串行化调整。 ( 3 ) 提供核间测试通路上时钟偏移预防功能。 ( 4 ) 对核测试接口的工作模式可通过包含双向移位更新寄存器的串行电路进 行控制。也可有选择地扩展以控制核内部的测试模式。 i e e e p 1 5 0 0 标准着手制定已有多年，仍然在不断修改之中。但是已进行的工作 提供了一条解决嵌核芯片测试问题的途经。然而该标准不能解决嵌核系统的所有 问题。标准本身也有待不断的扩充修改。 1 3 故障模型的介绍 为了研究故障对电路或系统的影响，诊断故障定位故障，有必要对故障做一 些分类，并构造最典型的故障，这个过程叫故障的模型化。用来代表一类故障( 对 电路或系统有类似影响的故障) 的典型故障称之为模型化故障。 故障模型化的基本原则有两个：一个是模型化故障能准确地反映某一类故障 对电路或系统的影响，即模型化故障应具有典型性，准确性，还应有全面性。另 一个原则是，模型化故障应该尽可能简单，以便做各种处理和运算。 下面介绍几种常用的模型化故障 1 固定型故障 第一章引言 固定型故障( s t u c kf a u l t s ) 模型主要反映电路或系统中某一根信号线上的 信号的不可控性，即在系统运行过程中永远固定在某一个值上。在数字系统中， 如果该线( 或该点) 固定在逻辑高电平上，则称之为固定1 鼓掌( s t u c k a t - 1 ) ， 简记为s a i ；如果信号固定在逻辑低电平上，则称之为固定0 鼓掌( s t u c k a t o ) 简记为s a 一0 。 固定型故障模型在实际应用中用得最普遍，因为电路中元件的损坏，连线的 开路和相当一部分的短路故障都可以用固定型故障模型比较准确地描述出来，而 且它的描述比较简单，因此处理故障也比较方便。需要着重指出的一点是，s a i 和s a 一0 故障都是相对于对电路的逻辑功能故障而言的，而同具体的物理故障是 没有直接联系的。因此s a l 故障绝不单纯指节点与电源的短路故障，s a 一0 故 障也不单纯指节点与地之问的短路故障，而是指节点不可控，始终是节点的逻辑 电平停留在逻辑高电平或逻辑低电平上的各种物理故障之集合。 根据电路中固定型故障的数目，可以把固定型故障分为两大类：如果一个电 路中只存在一个固定型故障，则称之为单固定型故障；如果一个电路中有两个或 两个以上的固定型故障，则称之为多固定型故障，在修理或测试一个系统时，以 单固定型故障居多。在对一个系统或电路做故障模型化时，必须考虑其中的每一 根连接导线上的故障情况，而不能以一个节点为研究列象。 2 桥接故障 固定型故障一般不会改变电路的拓扑结构，但是如果一个系统或电路中发生 了线路短路故障，而线路短路故障的情况又是多种多样的，则完全有可能改变电 路的拓扑结构，导致系统或电路的基本功能发生根本性的变化。由于线路短路故 障的情况十分复杂，我们一般研究在实际中两种常见的桥接故障，即元件输入端 之间的桥接故障和输入端和输出端之间的反馈式桥接故障。因为一个元件的输入 和输出在一块电路板上是离得比较近的，所以产生短路故障的可能性比较大。 3 暂态故障 暂态故障是相对固定故障而言的，它不对电路造成永久损伤。它有两种类型， 即瞬态故障和间歇性故障。瞬态故障不是由电路或系统的硬件引起的故障，而是 由外界的干扰等原因造成的，无法人为的重复出现。间歇性故障是可以重复出现 的非固定型故障，它的影响是随机的。 4 时滞故障 时滞故障主要考虑电路中的动态故障，也即电路中个元件的时延变化，脉冲 信号的边沿参数的变化引起的电路故障。这类故障主要导致时序配合上的错误， 因此对时序电路的影响较大，这可能是由于电路的元件参数变化引起的，也可能 使电路结构设计不合理引起的。 第一帝引言 上| ! i i 叙述的网种典型故障，事实上还不能包括一个电路或系统中可能发生的 全部故障，但是对于一般的电路系统，根据统汁得到如下结论：固定型故障在故 障总数中占到9 0 以卜，其他有些故障【 l 可咀部分的等效于嘲定型故障，基于这 样的事实，存测试巾丰要考虑同定型敲障。 1 4 本文的工作和论文的安排 本文对嵌入式系统的t a m 设计作了比较深入的讨论，捉：了自己的算法， 并和已有的方法进行了比较。本文安排如下：第一章对慕于j 瞅入式核的s o c 系统 及其测试作个简介。第二章将对嵌核芯片的测试、与水文i ，i t 关的丁：作做进一步 的讨论。第i 章提出对测试通路结构的进行优化设计的遗传算法，第四章给出木 文方法的实验结果，并对算法应用做进一步的推广。第五章足结论与展望。 第璋 侠核芯j l 的测试 第二章嵌核芯片的测试 在卜一章巾，我们概要性闸述了嵌入式系统和嵌入式核的概念，并且讨论 了有关嵌入式系统的测试问题。我们看到s o c 技术提高了芯片设计的效率，加 快了产品投放市场的速度：但是同时【j 三给；吝片测试带来了挑舭如何测试集成在 一块芯片卜的复杂系统是芯片测试而l | f i 的巨大挑战。木章将讨论s o c 测试时将 要碰到的问题和解决方法。 2 1 概述 微电予技术的飞速发展宜接导致了s o c 技术的产f i ，s o c 技术使一个系 统集成到块芯片k 成为可能。对了使这种系统易于枪测，往往需要在设计时引 入可测性设计( d e s jg nf o rt e s t 简写为d f l 、) 柬提高这类系统n 0 可测性。 诸如测试点捅入、内建自测试( b u i j t i ns e rt e s t 简写为b i s t ) 和 ：l 捕设计( s c a nd e s jg n ) 等方法还有针对嵌核芯片的一些综合盹可测性设计方 法已经存系统测试巾获得运用。对于每种d i ? t 技术，它们分别有各自的优缺点。 所以对于复杂的s o c 设计来说，可能要同时使_ | _ j j 几科- 可测性设计技术才能满足：卷 片测试需要。更进一步的来说，如果使用了l pc o r e 那么7 f ：设计：卷片测试总体 方案时，往往要考虑在芯片设计中加入合适的测试通路结构。 s o c 芯片。的结构和功能十分复杂，测试需要大景测试码( 又称为测试图形 或测试向最) ，测试周期长。为了减少芯片测试时问，我们希魍尽可能多的单元 可以并行测试：此时，我们要考虑以下一些制约因素。 功耗 测试集的选择 钡0 试码生成 澳9 试通路耄l t 带0 测试中可能产生的冲突 接下来，我们将就影响测试的阑素和近期s o c 测试的研究进展做一个网顾。 2 2 芯片的功耗 为了增加测试时的故障覆盖柬，我们在设计芯片需要j i t a 额外的电路来保证 芯片的可测性，再考虑到为了肯省测试叫问多个电蹄即元需要 v , jh q 进 j ：测试，这 l f ；带 隈核芯的测试 样芯片测试时功耗会大于芯片正常工作时功耗。过大功耗造成f 内：笛片过热会损伤 系统。 在c m o s 咆蹄rp ，功耗由漏电流和其他杂散电流引起的静态功耗和电路状态 切换n q 电容充放电引起的动态功耗组成。静态功耗相剥于动态功耗一般来说可以 忽略，以下为功耗估计公式： 1 圪”。言。矿2 c ，。( 2 1 ) v ：电压，c ：电容，f f l 钟频率，“芯片平均状态翻转频率 上而的参数除了j 出片平均状态翻转频率以外，其他很容易i ：1 ：1 家提供的设汁印元 库估算 l ；来。测试时的芯片平均状态翻转频率可以通过系统故障模拟或概率的 方法获得。对于测试时芯片功耗，可通过使用自动测试生成：l 建( a u t o m a t i ct e s t p a t t e r ng e n e r a t o r 简写为a t p g ) 生成的测试码进行模拟估算得到。gjr a r d 提 出了一种基于海明距离排序的测试码的估算方法。 z o rj a n 和c h o u 提出一个改进的模型来估计测试时的功耗。在测试时段 f ，的功耗p ( s ，) 定义为： p 0 ，) = ，( f ，) l i e s i ( 2 2 ) f ：1 二测试时段s 进行的某个测试 功耗一一般认为主要消耗于门电路上；但是需要指出总线消耗功率有时候也需 要考虑。比如：对于条1 0 m mt t c t k j 总线，它的电容大小为7 p f l l 9 】。计算功耗时， 一般使用电容的平均值，大约为最坏情况下电容值的一j 卜左右。似设一个工作存 1 0 0 m i i z 的芯片，它的芯片平均状态翻转频率为2 5 m i z ，在2 vt 作电压f ，它的每 根总线的功率损耗为：( 使用公式2 1 ) 匕。= i 1 v 2x c f x a = 去3 5 1 0 “2 2 2 2 5 1 0 “1 7 5 n l w 这样对于个5 1 2 位的内存单元的总线其功牢有9 0 v w ( 5 1 2 tl7 5 = 8 96 r o w ) 。此 时，在系统总线的功率显然需要被考虑。 2 3 测试码生成 测试激励( 测试码) 要么是h i 测试激励源巾测试牛成机构赢接q i 成，要么事 先存储于测试激励源的内存中供测试时使用。般有以f 几种测试码生成方法： 穷举测试牛成法 伪穷= j 毒测试生成法 随机测试生成法 第一章嵌核芯的测试 伪随机测试生成法 确定性：生成法 以下我们介绍各种测试生成方法的特点。 2 3 1 穷举测试生成法 为了测试一个山n 个原始输入端的组合逻辑电路芯片，将所有可能的2 “个输 入作为测试码。该测试生成方法很易于实现，容易集成到芯片上。用n 位记数器 就可以产t l 它的所有测试码。但是实际应用上，尤其对大型电蹄的测试存在困难， 甚至是不现实的。例如对一个具有1 0 0 个原始输入端的组合m 路，如果用穷举法 来测试的话需要施加2 i o o 。1 0 4 。个测试码。若施加一个测试码及观察响应所需 时间为0 1us ( 测试频率为i o m h z ) ，则测试完该电路需要1 0 。s ，约为3 1 0 ”年， 这显然是不现实的。 穷举法虽然有测试费时的缺点，但是由于它具有测试码产生简印，披障检测 率高等明最的优点，一直有一定的使用。经过改进的伪穷举法具有比较实用的意 义。 2 3 2 伪举测试生成法 伪穷举法的主要思想是把电路分割成若干小块，以减少测试所用的输入向翳 数。例如如图2 1 。 x 2 了 x 4 ( a ) 原始电路( b ) 分块电路 图2 1 伪穷举法测试电路 该电路有4 个原始输入端。因此用穷举法测试应施加2 1 = 1 6 个不同的测试码， 现在把电路从b 点分_ 丌，变成两个予电路，断丌点b 剥于门( ；，来蜕是个伪输入 端，用b 表示。为了穷举测试门g 。，必须有四个测试码。同时为了能在可及端 f 处观察到b 点的变化情况， 点的逻辑值必须是0 ，这仅需x 严。或x t o 即可实 现，因此总的测试码是4 个。为了穷举测试除g ：以外的电路，除原始输入端x ， 和曲以外还有伪输入端b ，相当于3 个输入端，共需要2 1 = 8 个测试码。因此 ，一 趣 一 厅 ) 僧) t t t 丁 讹二章嵌核芯片的测试 测试完整的电5 1 i 共需要”8 = 1 2 个输入向量，这已经比一般的穷举法测试需要的 1 6 个输入向最少了4 个。事实上再考虑到两个子电路的有些测试码足相容的 可以进一步减少测试码。 卜例说明了对电路分块可以减少测试码数，如何对电路进行分块使得所需的 测试码最少( 或较少) ，则是伪穷举法的核心问题。相对于穷举法来说伪穷举测 试生成法，要求具体电路具体分析，对被测电路合理的分块，设计比较复杂，但 是减少了测试码长度，使测试时涮更令人接受。 2 3 3 随机测试生成法 随机测试生成就是随机选取可能的输入作为测试码。该方法有个缺点就是 某些敝障的测试码难于产生。例如对于图2 2 中的四输入与门，产f ! 输出i 的 图2z 四输入与门 测试码的n j 。能p t - ：h1 2 4 ，所以产生输山故障s a 一1 的测试码的概琦墨为0 0 6 2 5 。 这就意味着为了提高故障覆盖率不得不产生大量测试码，从而导致长的测试时 唰。一般来说很难得到完全随机的测试码，我们所说的随机测试码一般用特殊结 构来产生的，我们称之为伪随机码。 2 3 4 伪随机测试生成法 线性反馈移位寄存器( l i n e a rf e e d b a c ks h j f tr e g is t e r ，i , f s r ) 常常用 于产牛伪随机测试码，一个l f s r 是由一组存储孵元通过一定n 勺连接方式构成的。 l 。f ? s r 设计比较方便占用芯片而积小，在j 笛片测试中获得广泛应j = | i | 。图3 3 是 一个l f s r 的例予，线性反馈移位寄存器由一个模2 的加法器和三个d 触发器构 成，可咀通过调整反馈线来重新构造测试序列码。 2 3 5 确定测试生成法 我们可以使用a t p g 工具产生确定测试码序列。这样产，t 绷q 测试码序列相对 于其他方法生成的测试序列来说长度小，测试时问短。但是不i ) 。能将测试码都存 蚺二帝嵌核芯片的测试 入芯片的内存中：这样，测试码序列一般要通过外部电路才能加载到芯片的输入 端进行测试。外部的测试仪器一般有很多限制2 0 1 ： 扫描链的】：作频率最多是5 0 m l l z 。 测试仪的内存比较有限。 最多同时支持8 条扫描链。 2 4 测试时的冲突 s 0 s 1 s 2 s 3 s 4 s s s g s 7 图2 3 三阶线性反馈移何寄存器 为了减少测试时问，要求进行并行测试：但是有时由于资源冲突导致测试无 法并行进行。例如：一个芯片中的嵌入核同时被两个测试设备进行测试，一个是 j 占片内嵌的b i s t ，另一个为外部测试仪，这时由于同时测试同一一个电路茚元造成 测试无法并行执行。此时测试规划就显得很重要，关于测试规划的问题本章后续 内容会专门讨论。 2 5 基于扫描链的测试通路结构 钊对嵌核芯片的测试通路问题已有多利啦术方案提 “：綦于宏测试( m a c r o t e s t ) 的方案2 ”，透明核( t r a n s p a r e n c yo ft h ec o r e s ) 2 2 1 ，重用系统总线 ( r e u mn gt h es y s t e mb u s ) 【2 3 】，多路选择丌关通路( m u lt ip l e x e da c c e s s ) 4 1 ，专 用测试总线( d e d i c a t e dt e s tb u