（计算机系统结构专业论文）基于ivc技术的静态功耗优化方法研究.pdf

哈尔滨工程大学硕七学位论文 摘要 随着工艺技术的不断进步和电路集成度的不断提高，c m o s 电路的静态 漏电功耗已经开始成为纳米级设计领域所面临的最严峻的挑战之一。而在诸 如手持和便携式设备等产品中，多数电路较长时间内都处于睡眠状态，而输 入向量控制技术在处理这类问题中起到了至关重要的作用。本文所研究的内 容正是静态功耗优化中的输入向量控制技术。本文主要涉及如下方面： 首先，本文从分析功耗的来源入手，针对功耗的来源的不同探讨了降低 功耗的多种方法和途径，并将这些方法应用于设计的各个层面，即在工艺级、 版图级、电路级、逻辑门级、r t l 结构级和系统级上发展适当的技术，综合 应用不同的设计策略，达到保持系统性能前提下降低功耗的目的。 其次，为了进行静态功耗优化，必须要对静态功耗模型进行必要的功耗 估计，为此本文介绍了几种功耗估计方法，基于模拟的方法、非模拟的方法、 延迟模型的选择以及层次化分析方法。随后系统研究了静态功耗优化方面的 一些技术，主要包括工艺控制法、电源电压控制法、阈值电压控制法、输入 向量控制法等。在此基础之上提出了一种基于遗传算法的最大漏电流估计方 法。i v c 技术是本文重点研究的技术，为此，本文分析比较了多种应用i v c 技术降低静态漏电功耗的算法。 最后，本文在c m o s 静态功耗优化中提出了一种改进的遗传算法用于求 解i v c 技术的m l v 。首先，对以前提出的用于求解m l v 的遗传算法进行了 阐述和说明，分析和论述了该方法在求解m l v 过程中的效率和应用在静态 优化中的优化效果。然后，本文将模拟退火机制引入到遗传算法当中，以此 来解决传统遗传算法的早熟现象和局部寻优能力较差的问题。改进后的遗传 算法能在全局最优解的搜索角度和算法的进化速度方面来提高遗传算法的性 能，提高了传统遗传算法的局部寻优能力，可以在保证效率的情况下取得更 优解。最后，为了验证本文所提方法的正确性和有效性，用实验进行了验证。 从实验结果的分析来看，本文所提出的方法达到了预期的效果。 关键词：输入向量控制；静态功耗优化；亚阈值电流；遗传算法；低功耗 a b s t r a c t w i t ht h ed e v e l o p m e n to fi n t e g r a t i o nm a g n i t u d e ，a l o n g w i t ht h ei m p r o v e m e n t s i nt h et e c h n o l o g y ，l e a k a g ep o w e rr e d u c t i o no fc m o sc i r c u i tb e c a m et h et 叩 c h a l l e n g ei nn a n o m e t e rl e v e l m o s tc i r c u i t s i si ns l e e ps t a t ef o rm o s tt i m el i k e p o r t a b l ed e v i c e s ，s ot h ei n p u tv e c t o rc o n t r o l ( i v c ) p l a y sav e r yi m p o r t a n t r o l e w h i l ed e a l i n gw i t ht h e s ep r o b l e m s t h i st h e s i si s a b o u tt h ei v ct e c h n o l o g yi n l e a k a g ep o w e rr e d u c t i o no fc m o sc i r c u i t s t h e m a i nc o n t r i b u t i o n s a r ea s f o l l o w s ： f i r s t l y ，t h ev a r i o u sw a y sa n da p p r o a c h e so fp o w e rd i s s i p a t i o nr e d u c t i o na r e d i s c u s s e da c c o r d i n gt op o w e rd i s s i p a t i o _ ns o u r c e ，a sw e l la st h e i ra p p l i c a t i o ni na u a s d e c t so fd e s i g n ，w h i c ha d o p t st h et e c h n o l o g yi np r o c e s sl e v e l 、l a y o u tl e v e l 、 c i r c u “l e v e l 、l o g i cl e v e l 、r e g i s t e rt r a n s f e rl e v e la n ds y s t e ml e v e l ，p l u st h ed e s l g n s t r a t e g yt or e d u c ee n e r g yc o n s u m p t i o n w h i l ek e e p i n gt h es y s t e mp e r f o r m a n c e s e c o n d l y ，t oo p t i m i z et h el e a k a g ep o w e rr e d u c t i o n ，t h e r e l sg r e a tn e e dt o p o w e re s t i m a t i o nf o r t h el e a k a g ep o w e rr e d u c t i o nm o d e l s o s o m ep o w e r e s t i m a t i o na r ei l l u s t r a t e d ，l i k es i m u l a t i o n b a s e d 、n o n s i m u l a t i o n 、t h es e l e c t i o no f d e l a vm o d e la n dh i e r a r c h i c a lp a r s i n ga p p r o a c h b a s e d o nt h ea b o v e ，s o m e t e c h n o l o g ，i nl e a k a g ep o w e rr e d u c t i o n a r es y s t e m a t i c a l l ys t u d i e s ，i n c l u d l n g p r o c e s sc o n t r o lt e c h n o l o g y 、o p e r a t i n gv o l t a g e c o n t r o l l e dm e t h o d 、t h r e s h o l d v o l t a g ec o n t r o l l e dm e t h o d 、 i v ca n ds oo i l o nt h i sb a s i s ，p r o p s e dam a x - l e a k a g e e s t i m a t i o na p p r o a c hb a s e do ng e n e t i ca l g o r i t h m i v ct e c h n o l o g yi st h em a i np 0 i n t o ft h i st h e s i s ，a n dd i f f e r e n ta l g o r i t h m sf o rr e d u c i n gl e a k a g ep o w e rr e d u c t i o na r e a n a l y z e d f i n a l l y ，a na i g o r i t h mb a s e do ng e n e t i ca l g o r i t h mt os o l v et h em l v o fi v c l e c h n o l o g yi sp r o p o s e df o rc m o sl e a k a g ep o w e rr e d u c t i o n o no n eh a n d ，t h e r e l a t e dw o r ko ng e n e t i ca l g o r i t h mf o rs o l v i n gm l v a r es u r v e y e da sw e l la st h e l r i m p r o v e de f f i c i e n c yi ns o l v i n gm l v a n de f f e c tf o rl e a k a g ep o w e rr e d u c t i o n o n t h eo t h e rh a i l d ，t h es i m u l a t e da n n e a l i n gm e c h a n i s m i sa p p l i e dt og e n e t i ca l g o r i t h m ， w h i c hs o l v e dt h ep r o b l e mo fp r e m a t u r ep h e n o m e n o na n db a dl o c a ls e a r c h i n g e n h a n t h ep e r f o r m a n c ei n s e a r c h i n gg l o b a l l yo p t i m a ls o l u t i o na n di m p r o v i n g t h er a t eo fe v o l u t i o n ，i m p r o v e t h el o c a l o p t i m i z a t i o na b i l i t ya 1 1 dg e tt h em o r e o p t i m a ls o l u t i o nw i t hg u a r a n t e e de f f i c i e n c y l a s t l y ，t op r o v e t h ec o r r e c t n e s sa n d e f f e c t i v e n e s s 。ft h ea l g o r i t h m ，a ne x p e r i m e n ti s c a r r i e do u t ，a i l d 舶mt h er e s u i t ， t h i sa l g o r i t h mr e a c ht ot h ed e s i r e de f f e c t k e y w o r d s ：j 印u tv e c t 。rc o n t r o l ；l e a k a g ep o w e rr e d a c t i o n ；s u b t h r e s h 。l dc u 仃e l l t ； g e n e t i ca l g o r i t h m ；l o wp o w e r 哈尔滨工程大学 学位论文原创性声明 本人郑重声明：本论文的所有工作，是在导师的指导 下，由作者本人独立完成的。有关观点、方法、数据和文 献的引用已在文中指出，并与参考文献相对应。除文中已 注明引用的内容外，本论文不包含任何其他个人或集体已 经公开发表的作品成果。对本文的研究做出重要贡献的个 人和集体，均已在文中以明确方式标明。本人完全意识到 本声明的法律结果由本人承担。 作者( 签字) ：曼兰堕盎 日期：2 d 秒侔月舌日 哈尔滨 ：程大学硕七学位论文 1 1 课题研究的背景 第1 章绪论 在数字集成电路发展之初，由于电路本身规模不大，加上随后出现的 c m o s 工艺中相互耦合的晶体管结构的功耗相对很小，研究人员主要关注的 问题是如何提高芯片的工作速度、节省硅片面积与成本以及提高系统工作的 可靠性，而对电路功耗的考虑通常处于相对次要的位置。但是，近年来随着 半导体工艺和电子设计自动化( e d a ) 技术的进步及市场的需求使情况发生了 一些根本性的变化。工艺技术已经进入深亚微米、超深亚微米阶段，集成度 大大提高，芯片面积逐渐增大，在一个芯片上可以集成更多的元件多媒体技 术发展对高性能芯片的需求使芯片的时钟频率不断提高，这些因素使芯片的 功耗急剧增加【1 】。过大的功耗带来了一系列的问题，已成为超大规模集成电 路发展的一个重要障碍。 首先，高的功耗导致了芯片温度的升高。工作温度的升高不仅使电路的 各种物理缺陷所造成的故障显现出来，而且高的工作温度使电路的连线电阻 变大，线延时增加，导致严重的时延故障。同时，工作温度的升高将导致漏 电流的增大，使芯片内部的工作容易失效，寿命缩短等。这些最终导致了电 路的可靠性的下降。有研究表明，温度每升高1 0 。c ，器件的故障率就提高2 倍1 2 】。 其次，高功耗对各种使用电池的便携式设备的应用和发展造成严重的影 响，容易使电池耗尽而遇到电源方面的困难。电池技术本身的发展速度比较 缓慢，不可能跟上遵循摩尔定律的集成技术速度。因此，低功耗设计对于确 保电池工作时间起到决定性的作用，便携设备的市场需求不断壮大也促进了 低功耗设计的发展。 最后，巨大的功耗增大了对芯片散热和封装的成本。对于时钟频率为 6 0 0 m h z 采用0 1 8 u r n 工艺的p e n t i u mi i 处理器产生的功耗为2 8 w 。而对于 随后出现的p e n t i u mi v 处理器f 采用0 1 3 u r n 的工艺，时钟频率为2 g i z ) ，其 功耗为5 3 w 。到下一代采用9 0 n m 工艺的p r e s c o t t ，功耗超过1 0 0 w 。处理器 哈尔滨丁程大学硕士学位论文 巨大的发热量已经无法用简单的铝散热片加电风扇来完成散热工作。它需要 性能更好的散热材料和技术来保证将芯片热量及时散发出去。随着芯片功耗 的增加，对封装材料的导热性能的要求越来越高。对于工作温度较低的芯片， 可以采用成本较低的塑料封装，而对工作温度较高的芯片，则需要采用成本 至少高上5 1 0 美元的陶瓷封装【3 l 。以保证芯片不会被烧毁，另外温度过高的 芯片还需要强有力的空气或者液冷等散热装置，这些都会增加芯片成本。可 以看出芯片的功耗在很大程度上决定着芯片的封装及散热装置成本，而这些 成本可能比量产后的芯核自身的成本还要高出很多。因此，高功耗导致芯片 的高温最终使芯片的包装成本大大提高。 正是这些因素促使了集成电路低功耗技术成为学术界研究的热点之一， 本文也是在此基础之上展开的。 1 2 本文的研究内容及意义 在诸如手持和便携设备等产品中，功耗指标甚至成为第一要素1 4 1 ，如笔 记本电脑、p d a 、移动电话等时尚消费和商务类电子产品，对电池的供电时间 要求越来越高，高功耗成为延长电池使用时间突出的制约因素。s o c 技术的 发展使得所有的处理部件集成到单个芯片成为可能，这些处理部件可以包括 多个不同的处理器核，不同的功能模块如d m a ( d i r e c tm e m o r ya c c e s s ) ， u s b ( u n i v e r s a ls e r i a lb u s ) 等，以及访存单元甚至模拟单元。s o c 芯片中包 含了如此众多的部件，其功耗会全部转化成热能，使芯片工作温度升高，加 剧硅失效，导致可靠性下降，而快速散热的要求又会导致封装和制冷成本提 高，设备体积和重量增加。低功耗设计是一个关键且复杂的课题，低功耗设 计与优化技术己成为s o c 的重大挑战问题之一。 在集成电路发展的历史上，通过单纯在工艺上减小器件尺寸和降低工作 电压来降低功耗已经发挥了很大的作用，不过器件尺寸和工作电压已经逐渐 接近其物理极限。随着工艺技术的不断进步和电路集成度的不断提高，功耗 已经开始成为纳米设计领域所面临的最严峻的挑战。其中漏电功耗所占的比 例将逐步扩大，从o 1 3 微米开始逐渐明显，到4 5 纳米时将超过动态功耗， 占总功耗的一半以上。因此越来越多的精力将转向漏电功耗( 静态功耗) 的研 究。在当前超深亚微米工艺下的s o c 设计过程中，需要在系统级、体系结构 2 哈尔滨。f ：程大学硕十学f 市论文 级、r t l 级、门级，以及最后的版图级的协同设计，才能同时兼顾提高性能 和减少功耗。 就当前的研究来看，降低功耗的重点都放在降低动态功耗上，这方面的 技术发展相对成熟，而静态功耗在设计中一直被忽视，由于工艺发展的需要， 这种情况正在发生着重大的改变。本文f 是在系统研究了低功耗设计技术和 静念功耗优化技术的基础之上，提出了一种基于输入向量控制( i n p u tv e c t o r c o n t r o l ，简称i v c ) 技术改进遗传算法的c 9 0 s 电路静态优化方法：首先对文 献 5 中提出的电路状态差异度的概念进行了阐述和说明，分析和论述了其作 为适应度函数用于遗传算法在解决c m o s 电路静态功耗优化中所起到的作用， 以及遗传算法用于i v c 技术中求解最小输入向量( m i n i m u ml e a k a g ev e c t o r ， 简称m l v ) 中的优化效果。而后提出了对该遗传算法的改进，使其在保持较高 效率的情况下取得了更好的静态功耗优化效果。为了验证本文所提方法的正 确性和有效性，随后进行了实验。从实验结果的分析中，验证本文所提出的 方法达到了预期的效果。 1 3 论文的组织结构 本文分析了c m o s 电路的功耗来源以及功耗优化方法，详细探讨了静态 功耗优化的方法。本文一共分为五章，具体章节的主要内容如下： 第一章：绪论。介绍本文的背景、研究意义、主要内容以及结构。 第二章：c m o s 电路低功耗技术研究。介绍了c m o s ，电路的功耗组成， 低功耗设计的方法、途径以及低功耗设计方法。 第三章：c m o s 龟路静态功耗优化技术。介绍了两种功耗估计方法一 基于模拟的方法和非模拟方法，静态功耗优化方面的一些技术，主要包括工 艺控制法、电源电压控制法、阈值电压法、输入控制法等。并且重点介绍了 一些求解m l v 的算法。 第四章：基于改进遗传算法的静态功耗优化方法。在本章中描述了电路 状态差异度作为泄漏电流的度量方法的遗传算法，提出了改进遗传算法的静 态功耗优化方法，并通过实验验证了这种方法。 第五章：总结和展望。总结全文，展望了以后的研究工作。 哈尔滨 = ：程大学硕士学位论文 第2 章c m o s 电路低功耗技术研究 2 1c m o s 电路的功耗组成 目前集成电路所采用的c m o s 电路是非常省电的，这是由于它成对地采用 p m o s 管和n m o s 管，当一个p m o s 管导通时，其对应的n m o s 管必然截止；或当一 个n m o s 管导通时，其对应的p m o s 管同样必然截止。因此当c m o s 电路状态稳定 后，整个电路不存在工作电流，仅当电路工作状态发生变化时，才有为时短 暂的电流k 胁出现。由电路工作状态发生变化所产生的电路功耗称为动态功 耗r 谢。z 玩厶叫。( 其中v , t d 是供电电压) 。 ( 1 ) 动态功耗 一 ，口咖由三部分组成：当电路正常逻辑操作时，由于电路状态的改变， 电路中电容的充、放电所需要的工作电流厶。一c 1 6 1 ，它的产生是必然；当电 路状态改变时，某些配对p m o s 管和n m o s 管的导通状态产生重叠，从而在电源 线和地线之间形成一些为时更为短暂的不必要通路，就会产生短路电流 厶。s 阴。在电路工作时，由于不同路径的时延必然存在差异，从而在一些 逻辑门的输出信号上产生一些毛刺，称为电路的竞争冒险( g l i t c h ) ，它们所 产生的电流称竞争冒险电流k g 1 6 1 。由于在设计和生产中不断进行改进，竞 争冒险电流厶。一g 在厶叫。中所占的比例还是比较小的，可以忽略。所以在进行 功耗分析时，我们可以粗略的将厶耐。引起的动态功耗z 。表示为： e a a i v e = 助x a c c + 地c s ( 2 一1 ) 现举例说明这两种动态功耗： 跳变功耗 跳变功耗是当电路正常逻辑操作时，由于电路状态的改变，电路中电容 的充、放电所需要的工作电流厶一c 所产生的。以反相器为例，如图2 1 所示， 设玩是周期为t 的方波( 上升和下降时间很小，忽略不计) ，当输入端玩从高 电平变为低电平时，p 管逐渐打开，而n 管逐渐闭合，所以电源端v d a 给电容c 工 充电，玩，逐渐变为v d d ；当玩从低电平变为高电平时，n 管逐渐打开，而p 4 哈尔滨- 丁程大学硕士学位论文 管逐渐闭合，电容q 开始放电到地，从而形成跳变功耗。跳变功耗的公式如 式( 2 2 ) 所示。 v d d v i n 图2 1 跳变功耗模型 上) 4 c c = 玩厶。一c = 手t f 1 2 出+ 亭z 衄一渺 = 争弘，矗+ 争z 0 一矽一， = c | t 一尥屹 ( 2 2 ) 一个周期包含两个跳变。输出端从0 变为1 时，电源端损失能量为 q 吃2 ，通过p 管时，能量消耗于阻性通路，以热量形式释放；当输出端从 1 变为0 时，存储在电容q 上的c 工吃2 通过n 管时转化成热能。 因此跳变功耗主要研究器件工艺的工作电压如何降低，单元器件负载电 容如何减小，部件工作频率如何降低，电路活动因子如何减小等。 短路功耗 短路功耗是由短路电流所产生的。如图2 2 所示，v i n 在高、低电平间不 断变化的过程中，当 形时降低电压延时呈线性增加，此时可以用改变电路结构等措 施来弥补低电压带来的延时增加，但当电压进一步降低到接近阈值电压时， 漏电流迅速增大。因此，在设计电路时，不能单纯依靠降低工作电压来实现 低功耗的目的，需综合考虑。可通过增加电源管理单元实现对电路中不同功 能模块采用不同的工作电压的方法降低功耗，如把内部电路与i 0 端口隔开， 采用不同工作电压，在降低功耗的同时保持应有的驱动能力和与外围系统的 9 哈尔滨：r ：程大学硕士学位论文 电平兼容问题。 1 三o - 8 = 0 6 1 * 蠢0 4 0 2 0 12345 电压( v ) 3 0 2 5 至2 0 纠1 5 彀1 0 s 0 电压( v ) 图2 5 功耗、延迟与电压的关系 ( 2 ) 降低负载电容 - 动态功耗与负载电容成正比，因此减小负载电容成为降低功耗的另外一 个重要途径。在c m o s 电路中，电容主要由两方面构成1 1 2 1 ：一方面是器件栅 电容和节点电容，它们和器件工艺有关；另一方面是连线电容。值得注意的 是，随着工艺的发展，连线电容已经超过器件电容。为了减小电容，在工艺 方面可以选择小的器件，物理设计时减小连线长度。 在优化版图的布局布线设计，降低电路各部分的寄生电容。合理安排各 逻辑单元的位置，以方便绕线，减少绕线时所需的面积，同时减少连线电容。 分析考虑信号的翻转活动，通过将连线合理的安排在不同的层面上达到降低 功耗的目的。主要方法包括：找出翻转活动比较频繁的结点，把这些结点安 排在容性较小的层面上，如第二层金属布线层或更高的布线层；翻转活动比 较频繁的结点连线要尽量的短；把高容性的结点和总线放在电容较小的层面 上；对于大尺寸的器件可采用梳状和环形结构，减小漏结电容。 在逻辑门级设计时，针对电路单元进行综合优化，减少有效路径内的驱 动单元数目和节点的寄生电容，减少信号翻转频率，减少数据路径中的冒险， 从而降低功耗。可以采用复杂逻辑门，复杂逻辑门的输出节点翻转频率较低； 采用不同形式的逻辑电路，降低节点电容。在实现多输入逻辑时采用准静态 电路形式，避免使用复杂的p m o s 逻辑块，降低电路的复杂程度和电路的节 点电容等。 在电路级设计时，通过选择适当电路形式，以及调整晶体管尺寸和排列 1 0 哈尔滨工程大学硕十学位论文 顺序来降低功耗。对电路进行优化，降低非关键路径的单元的宽长比，降低 电路节点电容，降低电路节点的误触发( g l i t c h i n g ) 功耗。采用能量回收电路， 能量回收电路是一种有效降低功耗的电路形式，由于功率的消耗主要是指充 电之后进行放电一连串过程中的损耗，若能将这些功率的损失找回来再加以 利用便能达到省功耗的目的。采用全局异步局部同步( g a l s ) 的电路结构，由 于异步电路不需要全局时钟，这就大大减少了高负载高频的时钟信号抖动引 起的功耗，并且它对各模块的分别控制使得各模块仅在需要工作时才工作， 减少了模块无效的翻转，实现节省功耗的目的。同时，g a l s 结构利用了异 步电路高速低功耗的优点，结合同步电路丰富的设计资源，非常适合基于i p 复用的可重构的高性能s o c 设计，是目前低功耗设计的研究热点之一。 ( 3 ) 降低开关活动性 在c m o s 电路中，功耗和开关活动性息息相关。若信号活动性为0 ，即 使负载电容很大，它也不消耗能量。开关活动性与数据频率f 和开关活动率口 有关【1 2 ) ，f 描述单位时间内信号到达节点的次数，而活动率a 则描述到达节点 时信号的翻转几率。 降低开关活动性的实质是尽量去除不必要的耗能翻转，避免能量的白白 浪费。可以通过优化算法、改进编码和优化逻辑结构等途径减少开关活动性， 从而有效地降低功耗，例如： 通过门级和逻辑优化、重组逻辑结构可限制开关活动率的传播范围； 降低逻辑深度，平衡各数据通路的延迟可减少伪转换的发生，降低 功耗； 用符号数值编码法来替代常用的二进制补码表示法，可减少由 于数据符号改变而产生的大量耗能状态； 当一个操作数或信号与逻辑功能无关，而其电平仍在做不停地翻转 和传播，并通过组合逻辑导致可观的功耗时，可在信号流中插入一 级锁存器来防止该信号的不必要的翻转。 似) 降低时钟频率 在影响功耗的因素中，唯一与工艺没有直接关系的就是电路中节点的翻 转频率。从式( 2 - 2 ) 和式( 2 3 ) 可以看到，动态功耗与翻转频率成正比关系，在 多数情况翻转频率与时钟频率相同，当电路中存在异步逻辑时会有所区分。 哈尔滨：= 程大学硕士学位论文 众所周知，工作频率的降低意味着器件性能的下降，这是实际应用中所 不能允许的。因此，须从电路设计结构上采取措施，既保持总体性能不变， 又降低工作频率。目前，采用的主要办法为并行处理( p a r a l l e lp r o c e s s i n g ) 。其 基本思想是在于将功能模块划分为多个子模块，对子模块进行并行处理，多 路选择对应输出。至此电路的面积增加，功耗增大。而功耗所节省来自于子 模块时钟频率的减半，频率节省的功率在抵消由硬件增加产生的功耗后，仍 可使总功耗有明显的下降。其缺点是硬件开销增加，时针产生扭曲( c l o c k s k e w ) 。 在系统级设计时，通过优化系统划分，选择低功耗的算法以及对算法进 行改造等减少各模块间的信号传输，使电容较大的部分如b u s 的翻转频率降 低；采用优化的信号编码，降低大电容节点的翻转频率，如对c p u 的地址总 线和s r a m 的数据总线进行编码利用信号的相关性，降低逻辑电路各节点的 翻转频率，如在d s p 系统中在需要处理的信号具有较强的相关性，可以调整 系统的计算顺序，使d s p 的逻辑运算电路中的各个节点的翻转频率降低优化 软件编译能力，产生低功耗高效的代码，如减少执行特定程序的时钟周期数， 调度指令降低其能耗，减少信号翻转采用软件流水等。 在r t l 级设计时，主要是通过操作调度关闭处于空闲状态的单元、通过 寄存器分配来减小寄存器状态的变化并屏蔽不活跃单元输入数据的变化，减 少运算所需的时钟数及减少运算时使用的电路，采用自适应动态电源管理技 术，随时检测应用程序对资源的需求状况，动态、平稳地调整芯片的时钟频 率和工作电压。通过关断时钟让不活动的单元电路进入关电( p o w e r - d o w n ) 模 式工作，降低电路所需要的资源，同时电路所消耗的功率也得到降低。 降低时钟频率可以直接降低动态功耗，但由于在实际应用中总希望电路 的工作速度越快越好，所以当时钟频率确定后，降低时钟网络上功率消耗的 方法有： 增加时钟信号质量，保证时钟波形上升和下降时间最小，从而减小 状态转换过程中的短路功耗； 采用“树型”时钟网络，保证足够的驱动能力和最小的延时； 提供多种频率的时钟，根据需要给不同的功能块提供不同频率的时 钟 1 2 哈尔滨- t 程大学硕士学位论文 减少无谓的或无效翻转。 2 3c m o s t l 毛功耗设计技术 从上面对功耗产生的基础研究表明，功耗的降低是有限度的。首先是要 限定在性能的约束范围内，否则功耗的降低可能会导致性能的大幅度降低。 s o c 低功耗的设计应该从顶层到底层各个阶段进行优化设计的工作，主要运 用各级的低功耗策略，如工艺级低功耗技术、版图级低功耗设计技术、电路 级低功耗技术、门级低功耗技术、r t l 结构级低功耗技术、系统级低功耗技 术等。 2 3 1 工艺级低功耗技术 电路按比例缩小，不仅提高了系统的集成度，同时也带来了功耗上的好 处，降低了器件电容。系统集成使得芯片间的通讯量降低，这也使功耗减少。 电路的垂直深度因工艺的原因不能同时按比例缩小，这使引线的边界电容增 大。工艺的进步使得多层金属布线成为可能。使用上层的金属进行全局互连， 可以减小互连电容，从而减小延迟和功耗。 设器件尺寸按一个比例s 缩小( s 1 ) ，此时器件长，宽及氧化层的厚度均 减小，显然其电容也缩小s 倍，从而直接节省了动态功耗。文献【1 3 】报道了 一个6 4 b i tr i s c 微处理器，当线宽从0 8 u r n 下降到0 6 4 u r n 时，节省了2 5 的功耗。 电路缩小还能减小延时。随着线宽减小，器件驱动电流随s 线性地增加， 由于延时正比于电容而和驱动电流成反比l ，4 】，因此延时减小s 2 。假使用这部 分延时换取功耗，可以使工作电压下降s 2 ，若忽略阈值效应，加上电容的减 小，可以使功耗降低s 5 。如下式所示1 1 4 ： p 1 = c 1 k 2 厂，= ( s c 。) ( s 2 圪) 2 兀= s 5 昂 ( 2 - 7 ) 按比例缩小使功耗得到有效降低，但要求新的制造工艺，同时它要求新 的支持电路，如电平转换器和d c d c 变换器，还得重新考虑一些细节如信 号的噪声裕度。 封装技术对芯片的功耗有巨大的影响，芯片级的i o 功耗大约占整个系 统功耗的1 4 到1 2 1 1 ，因此，在多芯片系统中，优先考虑的是减少i o 功耗。 1 3 哈尔滨工程大学硕士学位论文 通常芯片间的接口单元占据了相当一部分功耗，这是因为片间接口电容的大 小在p f 数量级，而片上电容仅仅为f f 数量级1 1 习。对于传统的封装技术， b a k o g l u i 坫1 认为每个封装管脚的电容大约为1 3 1 4 p f 。由于动态功耗与电容成 线性关系，芯片间的i o 接口电容功耗可以占到整个芯片组功耗的2 5 到 5 0 1 1 4 1 ，对于具有多芯片的系统，减小i o 电容对于降低系统的功耗具有积 极的意义。 多芯片封装( m c m ) 相对于印制电路版( p c b ) n - j 以大量地减少芯片间通讯 的功耗。在m c m 多芯片封装中，所有芯片被封装在一个基板上，此时，芯 片间的i 0 接口电容可以下降到片内i 0 接口电容的水平，从而降低了芯片 间的i o 功耗，解决了接口问题后，就可以把目标转向片内的低功耗设计。 采用m c m 封装还减小了片间连接线长和电容，使得延时减小，提高了 电路的性能，从而为低电压低功耗打下基础。此外，和其它封装方式比较， m c m 封装大大提高了系统的集成度。在深亚微米工艺中，8 1 0 m c m 可 以封装1 0 亿个管子，这不仅节省了面积，并可以通过它来换取功耗，为功耗 设计提供了灵活性。 2 3 2 版图级低功耗设计 版图优化必须同时优化器件和互连，这方面的主要工作是基于e l m o r e 模型1 6 】的。这些模型没有显式地将互连延迟和功耗与晶体管、引线的尺寸联 系起来，因此有必要建立适当的模型，以利于版图级的优化。 深亚微米技术的应用，使互连线的功耗逐渐成为整个电路功耗的主要部 分，过去的布局布线技术只考虑面积和延时的因素，以面积和延时最小作为 目标，在加入来自设计前端的信号活动信息后，以实现对功耗的优化。它的 主要衡量标准是线长最短，电容最小。这种布局和布线的缺点是没有与信号 的活动性结合起来。在低功耗布局和布线中，往往以活动性与电容的乘积为 目标，活动性高的布线应尽可能短，基于布局布线的低功耗方法可以降低1 8 的功耗l ，】。 现在在处理复杂设计时，通常将电路划分成易管理的小电路块，分别优 化和实现。块内互连显然比块间互连短，电容小。因此，必须在网表划分的 时候考虑信号活性，应使低活性的互连处在边界上。布局( p l a c e m e n t ) 、布线 1 4 哈尔滨工程大学硕士学位论文 ( r o u t i n g ) 的问题和划分的问题一样，可使用原来延迟和面积优化的方法，但 在功耗优化的同时时，必须采用信号活性对电路互连线加权，尽可能使高活 性的互连处于块内。在深亚微米设计时，因为耦合电容对总的互连电容和功 耗有很大的贡献，在布线时，引线间距也应根据信号活性进行调整，高活性 的网表最好分配在不同的层上。同理，对引线的线宽也应根据互连电容、信 号活性和延迟限制进行权衡。 2 3 3 电路级低功耗技术 电路级的功耗优化方法主要包括逻辑类型的选择，设计类型的选择，以 及是否采用异步逻辑设计等。 电路设计中常见的逻辑类型有：时钟静态逻辑( c l o c k e ds t a t i cl o 酉c ) 、动 态c m o s 逻辑( d y n a m i cc m o sl o g i c ) 、c m o s 多米诺骨牌逻辑( c m o s d o m i n ol o g i c ) 等。选择不同类型的逻辑在功耗、延时和面积上有一定的差别。 静态逻辑的节点电压总维持在o 或1 ，消耗较多的功耗；动态逻辑采用预充 电技术实现，相对于静态逻辑而言有以下优点： 大大减少了器件个数，逻辑实现仅由n m o s 网络完成，而p m o s 网 络退化为一个预充电器件。器件数减少预示着负载电容减小，从而 降低功耗； 顺应了低电压工作的需要，在低电压时，p m o s 器件的层叠个数不 能太多； 不消耗短路功耗； 在输出节点上保证了每个时钟周期中的电平翻转幅度，避免了在静 态逻辑中产生的伪跳变，从而节省了功耗。 然而动态逻辑也有其不足之处：预充电需要时钟驱动，加重了时钟的负 担，而时钟是个高活动性的部件，这就使得p m o s 网络增加了不必要的开关 活动性。选用动态逻辑还是静态逻辑是由许多因素决定的，如可测试性、设 计复杂度、性能和功耗的权衡等。 对于采用不同的设计类型，如全定制、门阵列、标准单元、宏单元、可 编程器件等，就会有很多不同的低功耗技术需要考虑。例如，对于全定制的 设计，晶体管尺寸调整( t r a n s i s t o rs i z i n g ) 方法可以被很好的利用，而对于采用 哈尔滨工程大学硕士学位论文 标准单元的设计就不能采用该方法。 对于是否采用异步逻辑设计，需要对电路的性能和功耗方面做一些权衡。 同步电路最大时钟频率必须满足最大逻辑延迟情况，因此没有充分利用系统 的最高性能。异步逻辑是完全不同于同步电路设计的一种设计方法1 1 8 】： 异步电路不采用全局时钟而是用握手信号电路协调模块间的运作， 因此异步电路本质上是数据驱动的，能够最大限度地利用能量； 异步电路并不是时钟驱动的，而是由任务驱动的，在没有任务的时 候电路会自动关闭，能够避免伪跳变。 然而由于异步电路需要附加的握手电路，而且这部分电路并不参与实际 的运算，从而在面积和功耗上面增加了额外的负担。所以在低功耗设计中1 1 8 】， 常常需要在模块间把庞大的同步时钟网络分成较小的规模，在模块内部用统 一的时钟驱动，而在模块接口之间的通讯使用握手电路，以避免同步时钟过 大的功耗开销。 2 3 4 门级低功耗技术 ( 1 ) 时序调整 时序调整( r e t i m i n 曲是在流水化电路中，插入新的寄存器或重新安排寄存 器的位置。在流水线的设计中，通过对寄存器插入位置的调整，可以减少寄 存器的数目和改善延时。如图2 6 所示，门g 的负载为，g 的输出信号活 性为历，则有效电容为历。在q 和g 之间插入一个寄存器r ，则电路总 的有效电容为历g + 函，( 已是寄存器的输入电容，是输出信号活性) ， 如果已和易足够大，可能有昂g + e r c l 历c l ，因此也达到了减小功耗的 目的。 弋 虱r r 1 6 弋 哈尔滨工程大学硕士学位论文 图2 6 时序调整一插入寄存器 考虑如下图2 7 所示的情况：图中上面电路有效电容为 e o c r + e 1 c 工1 + e 2 c l 2 ，下面电路的有效电容是e o c l l + e i c l l + e 2 c l , - 厂、 e 2 t r b 2 c 山 l j ， 图2 7 时序调整一寄存器重定位 显然，两种结构的有效电容是不同的，可以通过改变寄存器位置的方式 改变电路的功耗，同时保持其功能不变，这就是时序调整降低功耗的原理。 它已在面积和延迟优化中得到广泛的应用。 ( 2 ) 7 - 艺映射优化技术 工艺映射就是把逻辑表达式或布尔网络映射到目标库中的门单元的过 程。其基本原理是把翻转率高的节点隐藏到负载电容小的门单元的内部，从 而降低功耗。例如，一个3 输入的与非门可以用一个3 输入的c m o s 门实现， 或者通过两个2 输入的c m o sf - j 实现。不同的实现方式会得到不同的信号活 动性，电容。多输入逻辑门的负载电容较小，对降低功耗是有利的。低功耗 的工艺映射另一目标是使布尔网络的开关活动性最小，并尽量把活动性较高 的节点安排在多输入逻辑门中，因为它的电容较小，最终功耗也较小。多输 入的逻辑门的缺点是它较为复杂，电路速度的降低，因此导致了以性能换功 耗。如图2 8 所示电路，将高翻转率信号隐含在单元中，且单元驱动负载又 小，因而明显缩小功耗。 1 7 哈尔滨： 程大学硕士学位论文 图2 8 工艺映射 ( 3 ) 减少伪跳变 在门级设计中；减少伪跳变可以避免功耗浪费。图2 9 显示了两种实现 布尔逻辑的方法，如果门延时和信号到达时间均相同，在输出到达稳态以前， 层叠式结构信号翻转次数高于平衡树式结构，这是因为在层叠式结构中每一 次输入翻转都将诱发输出翻转，这些翻转又向它的下一级传播；若门级网络 的逻辑深度为n ，那么这些伪跳变的以n 2 的速度增长。而在树形网络中，由 于结构是对称的，它的逻辑深度比层叠式结构少，因而可以避免多余的伪跳 变，这种结构可以节省1 5 2 0 的功耗。 a b c d 平衡树式结构层叠式结构 图2 9 层叠式结构与平衡树式结构的比较 ( 4 ) 路径平衡 路径平衡是指为使某一器件的几个输入信号同时到达，而采用的路径延 迟等技术。路径平衡技术能大大减少在该器件输出端产生多余翻转的可能， 其原理如图2 1 0 所示。a 、b 是同时到达的两信号，期望信号x 为一恒零的 输出，但由于图2 1 0 ( a ) 所示电路的不平衡，可能造成信号的毛刺，而图 2 1 0 ( b ) 由于路径平衡而减少这一毛刺。 1a 1 1 ( a ) 1 8 ( b ) 哈尔滨工程大学硕士学位论文 幽2 1 0 路径平衡减少多余翻转 路径平衡技术可以在工艺映射前采用，通过逻辑分解和提取来减小驱动 大负载电容的输入节点之间的路径延时之差。另外也可以在电路中插入不同 延时的缓冲器，从而使得电路中各条路径的延时相等。插入延时元件的关键 在于使用最小数目的延时元件最大程度的减小电路开关活性。路径平衡技术 可以在工艺映射后采用，对管腿重新排序分配以达到平衡。 ( 5 ) f 7 尺寸优化 门尺寸优化的基本思想是对非关键路径的门可以缩小尺寸以减小面积和 功耗，如果电路的性能不是其设计约束，那么可以通过减小所有门的尺寸来 获得低功耗。因此门尺寸优化问题可以转化为满足给定延迟约束条件下的功 耗极小化问题。 对于门尺寸连续可变的功耗优化问题，先将基于路径的时序约束线性化， 再通过解线性方程得到全局最优解。由于使用驱动能力小的单元，电平转换 将变慢，引起短路电流增加，这是门尺寸优化的制约因素。而对于给定时间 约束的门尺寸离散变化的功耗优化问题，t a n 和a l l e n l 9 9 4 年提出一种启发式 算法，基本思想是从最小尺寸的门开始逐渐增加关键路径上门的尺寸，以满 足约束条件，并且使得电路的开关活性最小，l i n 和h w a n g 于1 9 9 5 提出了 另一种算法，与前一种算法相反，首先找出一个满足时间约束的电路，然后 减小某些门的尺寸来减小功耗。 2 3 5r t l 结构级低功耗技术 r t l 级的描述主要针对加法器，乘法器，存储器和控制器等单元模块。 通常逻辑综合最常用的抽象层次为r t l 级设计，对多数综合器，其综合工具 是以h d l 硬件描述语言的形式输入的，如v e d l o g 硬件描述语言和v h d l 硬 件描述语言。根据用户设定的约束条件，如延时，面积，功耗等，逻辑综合 的输出是优化后的门级网表。 ( 1 ) 预计算( p r e c o m p u t i n g ) 技术 预计算的基本思想是在逻辑计算结果被需要的前一个周期，先有选择地 计算一些逻辑值，以此达到降低下一个时钟周期时组合电路的节点活性。也 就是说，在下一个周期时，可以锁定一些组合逻辑的输入，使组合逻辑的无 1 9 哈尔滨t 程大学硕士学位论文 效的电平翻转减少。如图2 1 1 所示，电路块a 的输入可以分