（计算机应用技术专业论文）高速低功耗4m+bits+sram的设计与研究.pdf

摘要 摘要 半导体存储器是众多芯片家族之中的重要一支。现在数字设计的硅片中，近 8 0 面积用于存储芯片。在今天高性能微处理器中一半以上的晶体管用于高速缓 存( c a c h e ) ，并且预期这一比例还会进一步提高。近年来，静态随机存取存储器 ( s 黜m ) 的低功耗和快速的数据存取的特点使其发展势头强劲，现已广泛用于 多媒体技术、视频信号压缩，解压、电视传输、数字卫星系统等高新技术方面。 目前，高速低功耗s r a m 的研究成为数字集成电路领域中的研究热点之一。本 文主要对s r a m 的设计技术进行研究，并设计出一款4 m 位高速低功耗异步时 序s 洲芯片。 本文首先分析了s r a m 的基本结构，并在比较了一系列s r a m 结构设计技 术的基础上设计出了4 m 位s r a m 的基本体系结构。本文着重讨论了s r a m 的 译码电路结构及设计方法。其次，本文详细分析了s r a m 6 t 单元的组成结构， 工作原理，以保证工作的稳定性为前提，对单元进行了大量的仿真，使用s m i c o 2 鼽m 工艺优化设计出可以可靠工作的s r a m 单元。再次，本文对比分析了几 种不同的灵敏放大结构，总结了它们之间的优缺点之后，设计出高速低功耗的 s m m 灵敏放大器，在输入差分信号建立之后，读出放大时间在最坏情况下需 0 5 n s 。最后，通过整体仿真分析，本文所设计的s r a m 在最坏情况下的工作周 期仅需1 2 n s ，达到了2 嘶s 的设计目标。在功耗方面，正常工作条件之下，工作 功耗为1 2 5 m w ，静态维持功耗约为o 1 m w 。 同时，在分析设计4 m 位s r a m 的基础上，本文还提出了一种针对于深亚微 米条件下驱动固定长度互连导线的经验设计方法。仿真结果表明使用此设计方 法，在保证了译码电路设计速度的前提条件下，译码电路功耗缩小3 0 以上， 版图面积也大大的缩小。 与国外使用先进工艺制造的同类产品相比，本文设计的s r a m 在访问速度与 功耗已优于其访问速度，仅在产品面积上有所增加。从而证明本文所研究的设计 方法是正确的。对今后的静态存储器研究开发具有一定的借鉴作用。 关键词：静态存储器、灵敏放大器、c m o s 、译码器、r c 互连线、单元噪 声容限、电路优化、6 t 单元 中图分类号：t n 4 2 江南大学硕士学位论文 a b s t r a c t a l a 喀ep o n j o no ft h es i l i n a r c ao fm a l l yc o n t e m p o r 盯yd i 孚t a l d e s i 印si s d e d i c a t e dt ot l i es t o r a g co fd a t av a l u e s 柚dp m g r a mi n s t m d i 伽s m o r et h 柚h a l fo ft l l e t 啪s i s t o r si n t o d a y sh j g h p e 墒珊a n c em i c m p r o c e 鹞o r s a 陀d e v o t e dt oc a c h e m e m 甜e s ，卸dt h i sm t i oi se x p e c t e dt of i i r t h e ri n c r e a s e d e p c n d e do ni t sf a s ta c c e s s s p e e d 柚di t sl o wp o w e r ，s t a t i cr 卸d o ma o c c s sm e m o r y ( s r a m ) i sag r e a tp a no f t h em e m o r y ，f a m i ly s r a mh a v eb e e ni m p l e m e n t e di n m a l l yl i i g l l t e c hc h i p s i n v o l v i n gm u l t j m e d 斌c o m p r e s s i i l g 柚dd e c o m p r e s s i n g o fv i d c os i 印a l s ，t r a i l s f e r r i n g t v s j 印a l s ，d i 百t a lo r b j t e rs y s t e m 柚de t c 1 n h eh j g l l s p e e d 柚dl o wp o w e rs r a mh 船 b e c o m eah o tr c s e a r c ha r e ai nt o d a y sd j 舀t a lr c s e a r c hf i e l d s h lt h i s t h e s i s ，a h i g h s p e e d 柚dl o w - p o w e r4 m b i t sa s y i i c h m n o u ss r a mw e r cd c s j g n e do nd i s c i i s s i n g i t sr e l a t e dd e s i g nt e c h l l i q u e s f i f s t l y ，t h ea r c h i t e c t u r eo fo b j e c t i v e4 mb i t ss r a mw e r cd c s i g n e do nt h e a n a l y s i s 锄dc o m p a r i s o ns o m eb a s i cs r a m sa r c l l i t e c t u r c af i l l l ys t f l l c t u r c 翘d d e t a i l e dc i r c l l j t sw e r ep r e s c n t e da n dd i s c u s s e d s e c o n d l y ，t h es r a m6 - tc e l lw e r e a l l a l y z e di nd e t a j li n v o l v i n gt i i es t m d u r c ，t h eo p e f a t i n g 埘n c i p l e s 1 1 i e 叩t i m u mc c l l s i z ew e i 己d e t e 玎n i n e do nt h eb a s i so fh u n d r e d so fs i n m l a t i o n sw h i c hf o c u so nt h e o p c r a t i n gs t a b i l i t ya i i dl a y o u ta r c at n d e so f ! fw i t hs m i c0 2 即mt e c l l n o l o g y t h i r d l y ， ah i g l i p e 面咖a n c es e n s ea m p l i f i e r ( s a ) ，w h i c hi sa b l e t o 柚p l i f yt h et i n y d j f f c ! e n t i a ls i 印a l t of u i lp o w e rr a i l si n0 5 n sa tt h ew o r s tc 弱e ，w e r ed e s i g n e do nt h e a n a l y s i sa n ds u m m a r i z a t j o no ft h r e et y p e so fb a s i cs as t 邝c t u r e s a tl a s t ，丘d m c a r e f i i l l ys i m u l a t i o no ft l l ew h o l ec i r c u i t s ，i ti se s t i m a t e dt h a tt h et y p i c a lp a r a i i l e t e r w e r ct h a tt h ea c c e s st i n l ei sl o w e r t h e2 0 i l s ，t h ea v e r a g eo p e r a t i n gp o w e rc 0 s u m i n g w e r en e a r l y3 0 i i l v 卸dt h es t a n 曲yp o w e r c o n s u m i n gw e r ea b o u t0 2 5 皿w a tt h es 锄et i m e ，t h et h e s i sp r e s e n t e dan e wh e u r i s t i cd e s i g nm e t h o df b rd e s i g i l t h es i z e so fac m 0 s 1 0 舀cd l a mw i m f i x e d1 0 n gi n t e r c o n n e dw i r e t 1 l es i m u l a t i o n p m v e dt h a tt l i ed e c o d e r su s i l l gt h ed e s i g nm e t h o d sc a l ls a v e2 0 p o w e ra n d1 5 l a y o u ta r e at h 柚i td e s i 印e dw i t ht h e 仃a d i t i o n a lm e t h o d s 1 l l ed e s i g n e ds i sa c o e s st i m ea n dd i s s i p a t e dp o w e rh a v er c a c h e dt h es a m e t i m eo ft h es 锄et y p eo ft l l eo v e r s e ap m d u d s ，o n l yi t ，sl a y o u ta r e aa r cal i t t l el a 唱e f t h a l lt h e m ，w h i c hw e r ep m d u c e dw i t ha d v a i l c e dp f o c e s s i n gt e c l l l l o l o g y n e r e 】o r ct h e d e s i g nt e c l l i l o i o g ya i l a l y z e d 西t h em e s i sw e r ep r o v e dt ob ei i g h ta n ds u c c e s s f u l l ya n d c a nb er c f e r e n c c di nt h ef l l t u r cd e s i g n k e y w o r d s ：s r a m ，s e n s ea m p l j f i e r c m o s ，d e c o d e lr cl i l t e r c o 曲e c t ，c e l ln o i s e m 缸g i n ，o p t i m i z ec i r a i i t ，6 - tc e u i i 独创性声明 本人声明所燕交的学位论文是本a 在导师搀导下进行的研究工佟及取得鹃研究成果。 尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含熟他人已经发袋或撰写 过妁研究成聚，也不包含本人为获褥江南大学或其它教育机构的学位或证书面使用过的榜 瓣。与我一两工作的耐志对本研究所傲纳任傍贡献均e 在论文中作了孵瑰的说翡并表示谢 意。 签名：左墨堕 日期：2 尹6 年岁月阳 关于论文使用授权的说明 本学位论文作者完众了解江南大学有关保留、使用学位论文的规定；江南 大学有权保嚣并向国家务关部i 阿或桃构送交论文的复印件和磁盘，允许论文被 蠢溷和借阕，可以蒋学徽论文能全部或部分内餐糖入有关数据库进行梭索，可 以采用影印、缩印或扫描等复制手段保存、汇编学位论文，并且本人电子文档 的内容飘纸质论文的内褰相一致。 保密的苟 位论文在解密后也遵守此规定。 篓名：叠导师签名：j 丝 隧期：芦。年岁月纱曩 第一章绪论 1 1 课题的来源与意义 第一章绪论 电子信息产业的核心和基础是集成电路芯片。芯片素有工业发展的面包之称 峨在众多芯片家族之中，存储器芯片是其中重要的一支。许多现代数字设计中 硅片面积的大部分用于存储数据值和程序指令。高性能的微处理器中一半以上的 晶体管用于高速缓存( c a c h e ) ，并且预期这一比例还会进一步提高。这一情形在系 统级甚至更为突出。随着半导体音频( m p 3 ) 和视频( m p e g 4 ) 播放器的出现，对 非易失性存储器需求突飞猛涨。显然，密集的数据存储电路是数字电路或系统设 计者的主要考虑之一j 。 微电子技术发展的历史表明存储器的研究一向是走在固态电子电路设计制 造的前沿。作为存储器芯片中存取速度最快的静态随机存取存储器( s r a m ) 的 研究一直是固态电子电路工作者研究的热点。在2 0 0 5 年i s s c c 会议中，静态存 储器设计技术成为一个重要论题【3 】。s r a m 的应用领域很广，据资料显示，s r a m 要占到各种存储器总额的2 2 ，并且以2 l 的平均年增长率在增长1 4 j 。制作 c m o ss r a m 的主要工艺技术可以直接扩展到l c 其它类别的电路生产制造中 去，例如通用逻辑电路和专用集成电路等。因此静态存储器作为i c 领域中一个 极为重要的部分，对其进行长期不懈的研究开发具有深远的意义。 然而，纵观存储器市场的发展，可以发现s r a m 的发展历程并不平坦。s r a m 产品曾经被大量使用于计算机微处理器的二级缓存，但自从i n t e l 公司在其 p 曲t i u m 处理器中直接嵌入高速缓存后，通讯基础设旌( 路由器、网络交换器等) 和通讯终端设备正在成为s r a m ，尤其是高速s r a m 的第一大应用领域。在一 些高端消费电子产品如d v d 和机顶盒等方面，s r a m 也找到了用武之地。然而 由于s r a m 的集成度相对较低且制造成本较高，使其难以满足移动通信设备对 其高密度和小尺寸要求，世界知名半导体厂商都在积极探索寻求各自的解决方 案。目前，为了达到更高密度的集成，s r a m 已经脱离逻辑工艺技术，现在已有 专门用于s r a m 制造的专用工艺技术。日本n e c 公司针对第三层交换机和路由 器已推出了1 6 m 位异步s r a m 与8 m 位2 5 0 m h z 同步s r a m 芯片。 目前，国内对于s r a m 的研究工作相对落后，但同时也取得了一定的成绩， 已经可以看到有关嵌入式3 2 k 、6 4 k 、1 2 8 k ，单片1 2 8 k 、5 1 2 k 的s r a m 芯片 的报导。但是目前还未见到使用更先进工艺或更大容量，更高速度的s r a m 芯 片的报导。 本课题来源于某科研所4 m 位s r a m 的设计项目，目的在于探讨深亚微米 下大容量、高速、低功耗s r a m 设计的方法。本文阐述s r a m 的总体结构、工 江南大学硕士学位论文 作原理和设计方法，对s r a m 的体系结构、译码电路、存储单元、灵敏放大器 等核心设计内容进行了研究与探讨，并在此基础上完成了4 m 位s 凡m 的电路 设计。 1 2 s i 认m 概述 在大多数现在的数字电子电路系统中，需要用来存放信息以及程序的存储器 电路。电子存储器有许多不同的形式和类型，适用于具体应用的存储器单元的类 型与所要求的存储容量、存取数据需要的时间、存取方式、应用方式以及系统要 求密切相关。 存储器按功能、存取方式以及存储机理可分为多种类型。s r a m 即英文( s t a t i c r 卸d o ma c c c s sm e m o r y ) 的缩写，意为静态随机存取存储器。其中静态相对于 动态存储器而言。一般的动态存储器利用电容的存储电荷状态来存储二进制的 “o ”和“1 ”，电容里存储的电荷会在一定的时间内因泄漏而流失，所以在一定 间隔的时间内需要不断地对所存储的内容进行刷新，因而它称之为动态。而静态 存储器中存储的值不需要刷新，就能够长时间的保持。随机访问是指只要给定了 确切的地址，就可以准确地在s r a m 单元的存储阵列中找到相对应的存储单元 的位置，并可以对其进行读、写访问1 4 j 。 s r a m 存储单元的本质是一个双稳态触发电路，最典型的结构如图1 1 所示 垆j 。其存储核心是一对交叉耦合的反相器。在稳定状态时双稳电路仅有两个稳定 的状态。其中一边为高电平，另一边为低电平，代表存储的数值为“1 ”或“0 ”。 在反相器的两端连接的两只m o s 管，称为门管。它用来控制单元的读写，当门 管打开时，门管的另一端的电压会因为耦合反相的内锁存的状态而发生改变( 读) 或使得耦合反相器锁存的状态发生改变( 写) 。 图1 1 基本的s m 存储单元原理 s r a m 主要由以下两个部分构成。第一部分是单元阵列，它在整个s r a m 中 占用最多面积，包含晶体管最多。这是整个s r a m 的核心部分，所以在很多时 候也称为核。它是将存储单元以某种方法按行、列排列起来形成的阵列，从而达 到外围电路开销最小的目的。第二部分是外围电路，它是s r a m 中除了阵列之 外的其余的电路部分。它可以分成以下几个子模块。第一个模块是译码电路，这 一个模块的功能是将外部输入的二进制地址转换成选通信号，这些选通信号可以 直接选中位于单元阵列之中的单元。第二个模块是数据的输入输出( i 0 ) 电路， 2 第一章绪论 这个模块的功能包括两个方面，方面是将数据端口的数据写入单元之中，另一 方面是将单元中的数据放大送到数据端口之上。第三个模块是控制模块，这个模 块的功能是产生内部电路工作所需要的控制信号。第四个模块是辅助，这个模块 完成冗余替换、电平转换等其它辅助功能。 s 队m 的主要性能指标包括容量、存取时间和功耗吼容量即存储器的大小， 电路设计者往往用位( b i t ) 来说明存储器的容量，位数相当于存储数据所需要的 单元数。存取时间是指在存储器中随机读或写一位数据的时问，它包括读数据时 间和写数据时间。读数据时间指从提出读请求到数据在输出端有效之间的延迟。 写数据时间是指从提出写请求到最终把数据写入存储器所经过的时间。最后还有 一个重要的参数是存储器的( 读或写) 周期时间，它是前后两次读或写操作之间 所要求的最小时间间隔。这一时间通常大于存取时间。读周期和写周期的时间不 一定一样长，但是为了简化系统设计可以认为它们的长度相等。存储器的第三个 性能指标是功耗。功耗是指存储器在通电以后所消耗的能量。它一般包含两个部 分，一是存储器未工作，即在保持状态的功耗，称为静态功耗，另一种是存储器 在进行读写操作时的功耗，称为动态功耗。 1 3s r a m 设计面临的问题 最近的1 0 年以来，c m o s 工艺特征尺寸在持续不断地缩小，几乎每一到两 年工艺的特征尺寸就会升级换代。现在国外最典型的生产线的工艺特征尺寸是 6 5 n m 与9 0 i l _ i l l 。国内的晶圆代工厂1 8 0 l l m 工艺线已经在量产，1 3 0 姗工艺线在 试产阶段。工艺特征尺寸的缩小主要是指m o s 晶体管的栅氧层厚度t o 。和栅长 i j g a t c 的缩小。它所带来的好处主要是以下两点：第一，在同等面积的硅片上可以 集成更多的晶体管，降低了单位面积上芯片的成本；第二，缩小了门延迟，从而 大大的提高了芯片的工作速度。然而它同时也带来一些实际的问题。第一，芯片 特征尺寸的缩小，使得互连线的宽度也随之减小，从而在以前设计中被忽略的互 连线的延迟显得越来越严重。第二，超薄的栅氧层厚度使得电源电压持续降低， 为了保证芯片的速度，阈值电压也随之降低。m o s 管的亚阈值电流与其阈值电 压呈反向指数增长关系，于是随之而来的亚阈值功耗越来越成为设计的瓶颈问 题。 对于大容量s r a m 来说，这两个设计问题【q 尤为突出，这是因为大容量s r a m 的芯片尺寸都比较大，其特殊的结构要求在s i 认m 芯片中存在着相当长的互连 导线。大容量s r a m 中单元的数量众多，存在着大量的电源与地之间的亚阈值 通路。本文将会对s r a m 中存在的设计问题进行些基本的研究并提出相应的 解决方法。 3 江南大学硕士学位论文 1 4 本论文的主要工作 本文的主要任务是研究s r a m 的设计问题并实际设计了一款大容量4 m 位异 步s r a m 电路。本文从s i 认m 的整体结构开始，对比几个不同种类s r a m 整体 结构实现的异同，设计出4 m 位s r a m 的结构。在此基础上，对s r a m 设计中 特别需要注意的译码器，存储单元，灵敏放大器做入深入细致的分析。在讨论了 具体电路的设计方法之后，皆给出了4 m 位s r 舢垤相应电路的详细设计与仿真。 本文的创新点是提出一种方便于工程使用的带有超长互连线负载的大驱动 逻辑电路链的设计方法。 本文共分为7 章。第1 章简单叙述了本文课题的来源及s r a m 的基本概念。 第2 章对比分析了s r a m 总体结构并设计4 m 位s r a m 的总体结构。第3 章介 绍了译码电路的基本概念，给出了驱动互连线负载的逻辑链设计方法，并给出了 详细的s r a m 译码电路的设计。第4 章详细介绍了s r a m6 - t 单元的工作原理， 设计方法，并给出详细的s r a m 的存储单元设计。第5 章对比分析了三种不同 的s r a m 灵敏放大器的基本结构并设计了用于本论文s r a m 的灵敏放大器。第 6 章给出本文的s r a m 电路的总体仿真。第7 章对论文进行了总结，并对今后的 研究工作进行了展望。 4 第二章s r i 结构的分析与确定 第二章s 删结构的分析与确定 s r a m 的结构研究是对s r a m 总体的规划，它对s r a m 的整体性能的设计 具有至关重要的影响。s r a m 结构的研究包括阵列结构、读写电路以及时序的研 究。 不同需求的s r a m 需要设计成不同的阵列结构。最简单的阵列结构莫过于k 位以下的s r a m ( 例如微处理中的寄存器阵列) ，这种阵列的实现方法是沿着纵 向把连续的存储单元字堆叠起来，如图2 1 ( a ) 所示1 5 】。在这种结构中，可以通过 选择一根选择字线( s o s n ) 来进行读写操作。也就是说，从s 0 到s n 的字线信号 中，有且只能有一条字线信号可以为高电平。 对k 位以上的s r a m ，其存储阵列就必须使用译码器。假设要实现一个1 k 8 位的存储器，使用2 1 ( a ) 的结构需要1 k 根选择线，这对布线与封装都构成 难以克服的困难。因此需要使用译码电路，如图2 1 所示。通过提供一个二进 制编码的地址字a 0 至a k - l 来选择一个存储字。译码器把地址转换成n = 2 根选 择线，其中每次只有一根起作用。这一方法把例中1 k 根外部地址线转变成1 0 根地址线( 1 0 9 2 2 1 0 ) 。从而消除了布线和封装问题。 ( a ) 直接堆叠式阵列结构( b ) 使用了译码器的阵列结构 图2 1 两种不现实现方式的阵列结构 对更大容量的存储器( 例如8 k 8 ) 不但要在行方向使用译码器，在列方向 上同样也要使用译码器，如图2 2 所示。地址字被分成列地址( 至a k - 1 ) 和行 地址( a k 至a l l ) 。行地址可读写一行的存储单元，而列地址则从所选出的行中 找出一个所需要的字。 5 江南大学硕士学位论文 图2 2 阵列组织的存储器结构 图2 2 的结构应用于容量在1 6 k 位至6 4 k 位范围的存储器时还是比较合适 的。但是对于更大容量( 6 4 k 位以上) 的存储器，这种结构方式会出现两个较大 的问题。由于阵列的长度和宽度都太大，导致了连接单元的横向字线与纵向位线 都太长。因为金属互连导线的r c 延迟与它们长度的平方成正比，所以整个存储 器的访问时间同阵列的宽度和高度的平方成正比。同时因为导线的电容的增大， 会使一次读写所消耗的能量也随着阵列的尺寸的增加而增加。因此需要在大的地 址空间再加一个层次。如图2 3 所示。 行地址 列地址 块地址 块0块i 块p 图2 3 层次化的存储结构 把存储器分割成p 个小块，每个小块与图2 2 相同。字的选择基于送入块的 行地址和列地址。此外还有另一个地址称为块地址，它负责在p 个块中选出需要 读写的一块。这样可以显著降低纵向字线的长度。另外，使用分级译码技术，可 显著的改善字线过长所带来的问题。假设将整个存储器分成k 个子块，原来一条 非常长的字线现在被分割成k 段。每次读写时，仅在某一块中的字线被激活，使 得字线上的延迟比原来降低k 的平方倍【8 】。如图2 4 所示一个具有2 5 6 列的s r a m 模块，这个模块中，阵列被分的4 个子块，这样每个子块便只有6 4 列单元。在 这种布局之下，选择其中的一根字线要经过两个步骤。第一步，首先通过全局字 线译码器选择需要选择的块。第二步，按照所选的块选信号，再经过译码，生成 第二章s r a | 结构的分析与确定 需要的局部字线信号。因为子块仅有6 4 列，它所需要的字线的长度较短，相应 其r c 的延迟较小m 。尽管全局字线的长度依然很长，但若使用高层金属导线， 则因其尺寸大，间距宽，其导线寄生电阻、电容也能得到显著的降低，并且由于 它所连接的负载相对于末级字线来说要小的多，所以这种结构相对于未使用分级 字线译码技术s r a m 模块来说，它的字线延迟和译码器的功耗要小很多。更进 一步展开分级译码的思想，就可以形成多层次的译码结构。这样可以最大限度节 约译码的时间与阵列的功耗，这对于大容量的s r a m 特别有效。 分块技术所带来的另一个好外是，使用块选信号去控制数据的数据通路，这 样仅有被选中块的数据通路工作，这样也可以大大的降低数据通路的功耗。 行地址 列地址 块地址 6 4 刊 r l 一1 6 4 列 l 一 6 4 列 ，一l 一 6 4 列 厂l 、 图2 4 分成四块的s r a m 阵列 分块技术缺点在于它需要额外的器件，相比较于整块s r a m 需要多余的译码 电路与数据通路。这样也会带来额外的负载、延迟与功耗。因此在设计大容量 s r a m 的结构时，必须要对各个方面综合的加以考虑。 2 2 数据通路结构研究 s r a m 数据通路包括数据读与数据写两个部分。从体系结构方面考虑数据通 路的问题，主要集中在读写电路的总体安排与布局，内部数据总线的安排形式， 整体电路的读写工作方式与时序等。 设计中，在考虑阵列结构的具体设计时，已经需要考虑数据通路的大体设计 问题。下面我们从几个方面讨论数据通路的体系结构的安排。 2 2 1 读写电路结构分析 典型的s r a m 一次需要读写数位，每次仅读一位的s r a m 是很少见的。从 数据通路的体系结系结构来说。每次读写的时候，有多个数据通路协同工作。不 同的阵列结构需要有不同的数据通路。对于一个单块1 k 8 位的s r a m ，可以 7 江南大学硕士学位论文 将阵列设计成单块1 2 8 6 4 的单元阵列。对于这种阵列结构。仅需要安排8 位写 电路和8 位读电路即可。但是，对于一个1 2 8 k 8 位的s r a m 电路。就不可以 使用单块阵列结构。而必须使用分块的阵列结构。使用分块阵列结构的数据通路 的安排有多种方式。可将整个阵列分成3 2 个子块，每块由2 5 6 6 4 个存储单元 构成。读写电路的安排可以有以下两种选择方式。 第一种选择，仅安排相应位数的写电路与读电路，将读出信号与写入信号通 过行译码电路直接送到需要读写的位线上。如上面的例子中，仅设置8 个写电路 与8 个读电路即可。这样做的优点是节约了芯片中所需要的器件的数量，相应的 节约了芯片的面积。缺点是，如果芯片的面积较大，那么与位线相连接的数据总 线会很长。这一方面会带来信号传输的延迟。另外更重要的是，因为在读电路工 作时，因位线尺寸过长，所连接的m o s 管数量过多，使位线的负载电容过大。 这一方面会严重影响芯片的读出速度，因为位线上的电压摆幅同位线电容成正比 f 4 l 如式2 1 所示 t ；坐( 2 1 ) i 另一方面，因为读出位线的及其所连接的总线的电压摆幅很小( 通常被设计成 几十到数百毫伏) 。这么小的摆幅在长的互连导线上传播时极容易被噪声污染。 整个电路的可靠性也会因此而降低。 第二种选择，是为每一子块都配备上相应数据位的读写电路。对于上述1 2 8 k 8 位电路中。每个子块都配备8 个读电路与8 位写电路。这样做的优点是对于 读电路来说，位线所连接的数据总线所挂载的m o s 管数大大的减少。所连接的 总线也变成局部互连线。经过读电路( 主要指灵敏放大器和三态门) 放大整形后 再接入整个芯片的读写总线上。此时总线上传递的是全摆幅信号，具有较强的抗 干扰性。这种做法的缺点是，由于写入信号经过数据端口的缓冲整形后，在数据 总线上出现的是全摆幅数字信号，对噪声的干扰不敏感。第二，因为增加了很多 读写电路，在空间上占用面积。 行地址 刊地址 块地址 块0蜘块p 图2 5 分块式读写电路的结构 8 全禺数据总撬 第二章s r a l 结构的分析与确定 2 2 2 内部数据总线体系结构分析 s r a m 内部的数据总线指从s r a m 单元中把存储的信息经过读出电路放大 后，传递至管脚驱动电路的长的互连线。数据总线的安排方式会影响整个电路的 功耗与速度。数据总线要求被安排得尽可能短。 数据总线总的来说可以分为两个方面的问题。第一个方面是读写总线是否分 开的问题。读写总线分开，可以显著增加s r a m 的访问速度。缺点是增加了总 线的数目，从而增加了芯片的面积。第二个方面是采用单根信号线，还是采用差 分互补信号线的问题。采用差分互补信号线的方式可以显著增加信号传输的抗噪 声能力【9 1 ，并可以用来传输非全摆幅逻辑电平信号，这在深亚微米超低电压芯片设 计中尤为重要。缺点是增加了总线的数目，从而增加了芯片的面积。这两个方面 两两组合，就形成了以下四种s r m 的内部总线结构。 第一种结构是使用单根总线，读写总线不分开。这是一种很常见的s r a m 内 部总线结构形式。读写控制被安排在子块的读写电路中，并且都使用三态门与总 线相连。读出的数据与写入的数据都通过这根总线在块与管脚之间传递。这种做 法的优点是使用的数据总线少，占用芯片布线面积小，从而降低了成本。此外， 由于总线数目少，总线的功耗相对较小。这种做法的缺点是，数据读写共用一根 总线，读写状态的切换需要一定的时问，这将会增加s r a m 的访问时间。另外 单根总线的读写必须要在总线上进行全摆幅信号的传递，这是因为数据总线长度 较长，极易受到其它电路的干扰，而数据总线往往会连接数据锁存器上，这种干 扰极易引起数据锁存器的误翻转。所以，使用这种结构设计低电压工作的s r a m 时要特别的小心。 第二种结构是使用单根总线，读写总线分开。很多高速s r a m 的数据输入与 输出管脚是分开的。这种结构方式，减小读写状态换的的时间，增加了整个芯片 的访问速度。缺点是比较第一种结构方式，多用了一倍的数据线，占用芯片面积， 对于低电压下信号传递可靠性的问题没有解决。 第三种结构是使用互补信号线，读写总线不分开。互补总线具有天然的抗干 扰能力。这是因为互补总线被安排为平行走线时，噪声的干扰对于互补信号来说 是一对共模信号。可以通过特定的高共模抑制比的电路消除共模信号的影响。互 补信号线传递信号的另一个优点是，对要求传递的信号可以不是全摆幅信号，只 要这对信号之问保持一定的电压差即可以达到传递完整信号的目的。这种特性对 于低电压低功耗的电路设计是特别有帮助的。由于s r a m 存储单元具有天然的 差分互补特性，它读出与写入的信号都是互补差分信号1 9 j 。所以互补差分总线式 结构在s r a m 的设计中是经常见到的。这种结构的缺点在于相比较于第一种结 构读写切换延迟问题并没有解决。而且较第一种结构多出了一倍的数据总线。 第四种结构使用互补信号线，读写总线分开。这种结构综合了两个方面总线 结构的优点。然而，它却是占用面积最大的一种方式。数据总线的数量是第一种 9 江南大学硕士学位论文 结构的4 倍，对一个8 位数据的s r a m 来说，其内部需要3 2 根数据总线。因为 这种结构具有独特的优越性，大容量、高性能s m 蝴的设计中，往往首选这种 结构。 2 3s r a m 的时序分析 s r a m 的时序有同步与异步之分，它们的结构与速度各异。异步s 气m 在 检测到存储器地址端信号的变化时，会产生一个类似时钟信号的用于控制s r a m 内部电路的时序信号，从而完成读写操作。由于异步方式在高端性能上有很多限 制，所以同步方式有更广泛的应用，同步方式使用一个或多个外部时钟完成 s r a m 的各种控制，这样改善了时序，也减小存储器的存取时间和周期。以便于 与现有的最快的p c 和r i s c 处理器的时钟周期匹配i “。 对于异步步s r a m 来说，片上有定时信号用于控制s r a m 的各种操作，片 上还有其它的信号端口可用于实现特殊功能，它们也用于某些特殊的测试。对于 一个典型的s r a m 来说，一般有下面这些控制信号： 地址输入端口( a d d 旧) ： 地址输入端口用于选择片内的一个存储字单元。 实际上，一旦地址输入后，每一个l ，o 端口对应的存储单元都将被选中。比如， 对于个有1 6 位i ，o 端口的存储器，1 6 个存储单元将同时被选中。地址输入端 口的个数是由存储器的存储容量和组成结构决定的。比如一个3 2 k 1 6 位的 r a m 有1 5 个地址输入端口( 2 ”= 3 2 k ) 和1 6 个数据l ，o 端口。 数据输入和输出端口( d q 或者五，d ) ：数据i 0 端口用于数据的输入和输出。 某些存储器的输入端口和输出端口是分开的，而有些是公用的。在读操作中一旦 存取结束而且输入允许信号有效，读出的数据就会出现在数据输出端。在写操作 中，数据送到数据输入端口然后转换成适当的信号存储到选中的存储单元中。在 不进行读写操作的时候，所有的数据怕端口都处于高阻态，此时没有电流流出 或者流入。 输出允许信号( 0 匹) ： 当输出允许信号为高时，数据输出端口一直处于高阻 态，而当输出允许信号为低时，输出信号有效，这时数据才能被送到输出端口。 在读操作中，该信号用于防止不需要的数据被送往输出端口。 片选信号( c e ) ： 片选信号用于允许或者阻止输入信号进入片内。当片选信 号为高时，到达输入端口的信号会被忽略，而当片选信号为低时，输入信号在时 钟周期中的某个适当时问会被锁存。 写允许信号( 讳留) ： 写允许信号用于在读操作和写操作之间进行选择。当 写允许信号为低时，到达输入端口的数据被写到存储单元中，而当允许信号为高 时将进行读操作，到达输入端口的信号将会被忽略。 1 0 第二章s r 删结构的分析与确定 2 3 1 异步s 融m 的读写 异步s r a m 的读写较同步s r a m 要简单得多。由于异步s r a m 没有片外时 钟的控制，所以就一直是从全局静态的角度来设计【1 2 l 。但是这种全静态的方法 无论从面积还是功耗的角度对于较大容量的存储器都是不可行的。所以s r a m 采用种称为地址探测的办法。下面分别加以讨论。 第一种读写模式是一直采用的全静态方法。存储器的操作由地址总线上的事 件或“i 陋信号来启动。这一种方法中所有的电路是都是纯静态电路。当地址变化 时，新的地址改变了原来译码器的译出的信号，原本选中的单元就会关闭，新选 中的单元打开。再按照臃信号进行读写。如果外部输入的信号保持不变，则整 个工作电路一直处于工作状态。这种工作方式的时序如下所示。 1 当片选信号为低时，电路立即处于工作状态。译码器按照地址线的信号译 码，读写电路按照腼信号打开。 2 经过一段延迟之后。若是读，则数据出现在数据总线上，若是写，则数据 应写入存储器中。 3 当地址信号发生变化时，译码器按照新的地址进行译码选出相应的单元。 按照读写控制线上的信号，进行读写操作。 第二种读写模式就是上面所说的地址变化探测法( a r d ) 。这一方法在测得外 部环境有变化时就自动产生内部信号，如p c 和s e 。 叮) 电路在s r a m 模块 的结构中起着很重要的作用。它相当于一个s m m 的时钟，控制着所有时序信 号，它是整个关键路径的一部分，因而它的速度是最重要的。使用a r d 方法的 s r a m 的一种时序如图2 8 所示。 1 地址信号发生变化 2 a 1 d 电路探测地址信号的变化，产生一个脉冲，即a 缸) 信号。 3 ) 信号打开译码器，产生片内各个部分所需要的脉冲信号，译码器生 成所需要的字选与位选信号，选中需要读写的单元，打开该单元的门管。 4 若是写电路，则此刻数据出现在数据总线上。打开写电路，将数据写入选 中的单元。 5 若是读电路，则打开灵敏放大器，数据出现在内部数据总线上，时序脉冲 打开数据总线上的锁存器，将数据锁存在锁存器之中。 6 ) 脉冲结束，译码器关闭，被打开的各单元的门管关闭。各控制电路 与读写电路也同时关闭。进入s r a m 的保持状态，等待下一次的读写。 锁存在锁存器里面的数据值，被传递到数据管脚，供外面使用。 江南大学硕士学位论文 地堆 二二二二二二 a t o - _ 、 线一_ 读允许厂_ 内端数据二二二) | x 二二二二 数据输出二二二二二二 ( 二二二二二 图2 8 a t d 控制的s r a m 异步时序 2 44 m 位s i 乙气m 的体系结构设计 基于上述s i 认m 体系结构的讨论。本文设计的4 m 位即5 1 2 k 8 位s r a m 确定为如下的结构。 2 4 1 单元结构的设计 目前国内没有s r a m 的专用工艺生产线，不能提供s r a m 专用多晶负载结 构及t f t 式结构的。故单元采用标准c m o s 六管( 6 _ t ) 单元。单元设计要求 在保证一定读、写、保持的嗓声限的条件下尽可能的占用小的版图面积。详细的 设计参看第5 章。 2 4 2 阵列结构的设计 由于需要设计的s r a m 的容量较大，所以采用了多层次分块结构，字线译码 采用相应的分级字线译码技术。整个s r a m 分成了4 层，首先将阵列上下一分 为二，其次将两部分左右划分，再次将各部分左右划分，这样就形成了8 块。将 分成的8 大块又分成了8 个子块。即最终将整个4 m 位分成6 4 个子块，每个子 块有1 0 2 4 行，6 4 列，即6 4 k 位。其中行地址( x ) 、列地址( y ) 和块地址( z ) 分别为1 0 ，3 和6 位宽。这样设计的原因是，我们尽量使译码器的关键路径的长 度保持平衡。字线负载不至于太大。与结构相匹配，设计出相应的译码器的结构 与分布。如图2 9 所示。 图2 9 中均匀分布在上下两个大块中的白框，是s i 认m 的单元阵列子阵列。 子阵列总共6 4 块，构成了s r a m 芯片的总体，占芯片面积的9 0 以上。在每两 个大块之间有亚全局译码器，在每两块字阵列中有相应的局部译码器。这样做使 得每根局部字线仅挂载6 4 个存储单元，即1 2 8 只门管的负载。 第二章s r 埘结构的分析与确定 相对应于阵列分块的层次化，整个行译码器分为四个层次。地址信号从地址 缓冲电路中出来后，经过初级译码器，全局行译码器，亚全局行译码器，最后至 局部行译码器，译出所需要的字线。 列译码器放置于整个电路的中部，这样安排的目的是缩短列译码器的与初级 译码的距离，即减小了初级译码器的互连线负载，也减小列译码的输入延迟。并 且列译码器与转接栅放置在一起，最大限度的减小了列译码器与转接栅之间的距 离，并保证了信号可靠的高速传输。 鍪； i ； 霍ll 鹅 i ； i 羹； ii ilil，甓| 一 ： j 嚣， ； 二 j i i i i li2 二i i ；i i 。爱鬣簿i 警。叠爹翥善毳列，澄蛸誊谚”瓣棼囊壕獬劳i 善“：鬈薯； j 。墓荔薹：婺冀麓爹麟强蕺零添；蓼舞妻戮霸j 二嚣黪毫参毒。赫墨誊； 地址缓冲、初级泽码及控制电路 ? 譬：篱鬻蘸辇蕤潺糕旅黧甏糍写鋈驱：渤强鼷翥鬻麓萋嚣罄薹。? 薅荔囊鬃赣瀚9 灞；髑瀚黢嚣精锈接j 法螓毫i i 鬻譬妻褥譬影挚蓍i ： i i i 冀ii i 争蹙 j 囊ii i i | | 霎| | l l l 霾l ill 。 抹lli2 i； ； i 銎i|l i鬟l ；i i 饕；i ii i =； ；ii j ；。；l 2il ； i i ； i 图2 9s r a m 的总体结构设计图 2 4 3 读写电路体系结构的设计 正如前面所讨论，因为需要设计的芯片是一款大容量低功耗芯片，所以读写 电路采用上文中的第三种的体系结构方式，即为每一个子块都配备一组( 8 位) 读出电路。同时为每8 个子块，配备一组写入电路。我们将读出与写入电路放在 整个电路的中部，子阵列的顶端。这样可以大大降低数据总线的传播距离。提高 电路的读写速度，如图2 1 0 所示。 江南大学硕士学位论文 行地址 图2 1 0 读写电路的双总线配置结构 2 4 4 内部数据总线体系结构设计 由于芯片的读写速度要求较高( 高温1 5 n s ，常温1 2 n s ) ，芯片面积较大( 估 算值约为6 0 m m 2 ) ，因为采用s m i co 2 靳m1 p 5 m 双电压工艺，