（计算机软件与理论专业论文）超深亚微米层次集成电路互连特性研究.pdf

摘要 超深亚微米层次集成电路互连特性研究 专业名称：计算机软件与理论 审请看姓名：邝嘉 导师姓名：黄河教授 本论文研究了超深皿微米( v d s m ) 层次集成电路中的瓦连寄生效应，时间 延迟以及串扰嗓音等互适特牲。文章介绍了双大马士革集成瓦连结构中的多种互 连寄生参数提取技术，并利用多层金属导体寄生电容模型详细地分析了金属线宽 度，厚度，线间距，层间距和介质材料等金属百连线参数对互连寄牛参数的影 响。 此外，文章在集成电路瓦连特性解析模型的理论基础上引入了多段分布式相 邻耦合r c 互连模型，并结合基于电报方程的解析公式对集成电路的瓦连延迟和瓦 连线间串扰峰僖进行估计。模拟结果分析表魄，当金属导线的纵横比接近2 时， 线闻耦合电容对互连总电容的影响将占主导地位。而且，在超深亚微米工艺条件 下，当金属线宽和间距比例w p 的最优值位于0 5 0 6 之间时，计算的互连延迟为 最小。两在线宽一定的情况下，线间距增加一倍，亘连线闻串扰峰值将可下降低 将近5 0 。用h s p i c e 对有损传输瓦连线仿真结果与模型结论一致。 在集成电路互连性能优化方面，本文借助线宽优化搜索程序在互连延迟和互 连面积间获褥较好的平衡，其优化结果在互连延迟仅增加1 0 左右的情况下便互 连面积缩小将近6 2 。 本论文通过对集成电路互连参数与瓦连特性两者关系研究，制定出一系列的 集成电路优化设计规则，为超深亚微米层级集成电路设计人员提供有益参考。闭 时，本文也通过对集成电路瓦连优化方法的探讨，拓宽了设计过程中优化布线的 思路，对高性能，高稳定性芯片的设计具有实际应用意义。 关键词：超深亚微米，寄生电容，互连延迟，互连串扰，线宽优化 i i as t u d yo nt h eln t e r c o n n e c tc h a r a c t e r is tic s a b s t r a c t o fv d s m ln t e g r a t e dc ir c u it m a j o r ：s o f t w a r ea n dt h e o r yo f c o m p u t e r n a m e ：k u a n gj i a s u p e r i o r ：h u a n gh e i n t h i sp a p e r , d i f f e r e n ti n t e r c o n n e c tc h a r a c t e r i s t i c si n c l u d i n gp a r a s i t i ce f f e c t ，t i m e d e l a ya n dc r o s s t a l kn o i s ei nv d s mi ca r es t u d i e d v a r i o u st e c h n o l o g i e sf o rp a r a s i t i c p a r a m e t e re x t r a c t i o nu n d e rt h ed a m a s c e n es c h e m ea r ei n t r o d u c e d a l s o ，t h ee f f e c t so f m e t a li n t e r c o n n e c t sp a r a m e t e r s ，i e w i r ew i d t h ，w i r et h i c k a l e s s ，w i r es p a c e ，i n t e r l a y e r s p a c ea n dt h ed i e l e c t r i cm a t e r i a l s ，o nt h ep a r a s i t i cp a r a m e t e ra r ea n a l y z e di nd e t a i lb a s e d o nam u l t i l e v e lm e t a li n t e r c o n n e c tp a r a s i t i cc a p a c i t a n c em o d e l m o r e o v e r , am u l t i s e c t i o nd i s t r i b u t e da d j a c e n tc o u p l i n gr ci n t e r c o n n e c t sm o d e li s d e r i v e df r o mt h ei n t e r c o n n e c tc h a r a c t e r i s t i c s a n a l y t i c sm o d e l s ，w i t h w h i c ht h e i n t e r c o n n e c t i o nt i m ed e l a ya n dt h ep e a kv a l u eo ft h ei n t e r c o n n e c t i o nc r o s s t a l kn o i s ea r e e s t i m a t e db ya na n a l y t i c a lf o r m u l ab a s e do nt e l e g r a p he q u a t i o n r e s u l t ss h o wt h a t ，w h e n t h ea s p e c tr a t i oo ft h em e t a ll i n ea p p r o a c h e s2 ，t h ec a p a c i t a n c eb e t w e e ni n t e r c o n n e c t s b e c o m e sd o m i n a n ti na f f e c t i n gt h et o t a lc a p a c i t a n c e ，w h i l et h eo p t i m a lr a t i oo fm e t a l i n t e r c o n n e c tl i n ew i d t ht oi n t e r c o n n e c tp i t c hr e m a i n si no 5 o 6w i t hv d s mt e c h n o l o g y w h e nt h ew i d t ho ft h ei n t e r c o n n e c t i o ni sf i x e d ，i ft h es p a c ei sd o u b l e d ，t h ep e a ko f c m s s t a l kc a nd r o pa b o u t5 0 t h er e s u l t sc o n s i s tw i t ht h eo u 印u to ft h eh s p i c e s i m u l a t i o no nl o s s ym u l t i c o n d u c t o rt r a n s m i s s i o nl i n e s i nt h ei n t e r c o n n e c tp e r f o r m a n c eo p t i m i z a t i o ns m d y i n g ，t h i sp a p e ra c h i e v e sa n a p p r o v e db a l a n c eb e t w e e nt h et r a d e o f fo ft h ei n t e r c o n n e c td e l a ya n di n t e r c o n n e c t sa r e a i i i t h eo p t i m i z e dr e s u l ts h o w st h a tt h ei n t e r c o n n e c t i o nh a so n l y10 m o r ed e l a yb u ts a v e s a r o u n d6 2 a r e a b ys t u d y i n go nt h er e l a t i o n s h i pb e t w e e ni n t e r c o n n e c tp a r a m e t e r sa n di n t e r c o n n e c t c h a r a c t e r i s t i c s ，t h i sp a p e rg i v e so u tas e r i e so fo p t i m i z e di cd e s i g nr u l e s ，w h i c ho f f e r s s o m eb e n e f i c i a lr e f e r e n c ef o rt h ev d s mi cd e s i g n e r a tt h es a m et i m e ，t h r o u g ht h e d i s c u s s i o no nt h em e t h o d so fi n t e r c o n n e c tp e r f o r m a n c eo p t i m i z a t i o n ，t h i sp a p e re n r i c h e s t h em e t h o d o l o g yo ft h ew i r i n go p t i m i z a t i o na n dp r e s e n t ss o m ep r a c t i c a ls o l u t i o n sf o rt h e h i g hr e l i a b i l i t ya n dh i g hp e r f o r m a n c ei cd e s i g n k e yw o r d s ：v d s m ，p a r a s i t i cc a p a c i t a n c e ，i n t e r c o n n e c td e l a y ，i n t e r c o n n e c tc r o s s t a l k ， w i r es i z i n go p t i m i z a t i o n 1 v 华南师范大学学位论文原创性声明 本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独 立进行研究工作所取得的成果。除文中已经注明引用的内容外，本论 文不包含任何其他个人或集体已经发表或撰写过的研究成果。对本文 的研究做出重要贡献的个人和集体，均已在文中以明确的方式标明。 本人完全意识到此声明的法律结果由本人承担。 论文作者签名： e l 期：渺占年 学位论文使用授权声明 本人完全了解华南师范大学有关收集、保留和使用学位论文的规 定，即：研究生在校攻读学位期间论文工作的知识产权单位属华南师 范大学。学校有权保留并向国家主管部门或其指定机构送交论文的电 子版和纸质版，允许学位论文被检索、查阅和借阅。学校可以公布学 位论文的全部或部分内容，可以允许采用影印、缩印、数字化或其他 复制手段保存、汇编学位论文。( 保密的论文在解密后遵守此规定) 保密论文注释：本学位论文属于保密范围，在j 后解密适用 本授权书。非保密论文注释：本学位论文不属于保密范围，适用本授权 书。 论文作者签名：彳艨 导师签名：荔踢 e t 期：溯3 年易 月多e t日期：硝年占月3 日 襄如 p j、砰月 r，舀 第一章绪论 1 9 6 5 年4 月，电- 了工程师摩尔在电了学杂志上发表了一篇被后世称为 “摩尔定律”的文章，对半导体产业的发展趋势做出了如下的预言：集成电路的特 征尺寸平均每三年缩小l4 1 4 倍，集成度平均每三年翻两番，芯片功能每1 2 个月 增加一倍，而集成电路的制造成本却按比例递减。尽箭对芯片功能的预言发展周 期已经从最初预测的1 2 个月延长到如今实际上的近1 8 个月，仙半导体产业仍然基 本上依照“摩尔定律”高速发展。 随着特征尺寸的不断缩小，晶体符以及瓦连线的尺寸将达到物理极限。人们开 始对“摩尔定律”还能否继续指导半导体产业持续发展产牛了怀疑。目前，集成电 路的工艺水平已达到了6 5 n m ，而根据国际半导体工业协会( s i h ) 2 0 0 5 年修订发布 的国际半导体技术发展指南( 简称为i t r s ) ，到2 0 1 0 年半导体集成电路技术将达 到4 5 n m 瞄1 。这意味着集成电路技术的发展己进入了超深亚微米的时代，单一芯片 上可集成的器件数目达到一亿个以上。如此精细的工艺技术和庞大的瓦连规模，使 得集成电路的互连技术成为行业发展的关键。为了使“摩尔定律”得以延续，并保 证芯片能高效稳定地工作，越来越多的国内外专家已经开始对超深亚微米层次集成 电路的互连特性开展研究。 1 1 集成电路互连的发展趋势 在过去的几十年中，集成电路规模由小规模集成( s s i ) 逐步演变到大规模集 成( l s i ) ，超大规模集成( v l s i ) 乃至当今的特大规模集成( u l s i ) 。而集成电 路的特征尺寸从最初的l o g m 缩小到l p m ，0 5 p m ，0 2 5 p m ，并向超深亚微米 ( v d s m ) 推进。i c 发展初期，电路速度主要取决于晶体管器件的切换速度，信号在 器件间的互连路径在模拟中常常被忽视，被认为是电路设计的次要工作。但随着特 征尺寸的不断缩小，集成电路布线密度不断增大，互连寄牛效应逐渐成为电路设计 成败的关键要素之一u 1 。 由于集成电路的布线空间有限，集成度的大幅提高导致了布线密度不断增大， 而互连尺寸却不断缩小。不仅同层相邻的金属百连线之间存在着不可忽视的耦合电 容，而且上下金属层中的布线与中间层金属互连线间的寄牛效应也越来越显著。互 连尺寸的按比例缩小会严重地影响到集成电路的瓦连性能。在理想的情况下，当集 成工艺每次进入一个新的层次，集成电路互连线的维度都会被缩小s 倍，而单位长 度的互连电阻则会被增大n s 2 倍。对于局域瓦连线来说，尽管互连线长度也按比例 缩小，可以维持局域互连线的r c 值不变。但是，由于门电路的运行速度不断提高， 互连线造成的延迟相对于门电路的延迟却大幅度增加。另外，对于全局互连来说， 由于人们倾向于将更多的功能集成到同一块芯片上的，使得芯片上的器件尺寸越来 越小，而单片芯片的尺寸却越来越大。因而，全局互连线的长度并没有随着瓦连线 宽度按比例缩小，进而使得互连线造成的电路r c 延迟增大了s 2 倍。当电路中互连电 阻被要求变得更小的时候，由于材料和工艺的要求，互连线的厚度同样不能再按比 例地缩小，造成互连线的纵宽比将不断增大。假设互连线厚度保持不变而宽度按比 例缩小，这种纵宽比不断增大的趋势势必会造成单位长度的瓦连线阻值也被增大s 倍。加上尺寸缩小带来的边缘效应和耦合效应的影响，单位长度互连线间的电容同 时会增大，这样一来，单位长度互连线的r c 值的增加比例将大于s 。表1 列出了互 连线按比例缩小对局域和全局互连特性的不同影响。 表l 互连线按比例缩小对互连特性的影响 参数线厚度按比例缩小线厚度保持不变 缩小参数 线宽：w1 s 线间距：s1 s 线厚度：t1 s 1 层间距：h1 s 单位长度互连线特性 电阻：r s 2s 杂散电容：c a ， 1s 耦合电容：c 。 11 总电容：c ， 1 介于l 与s 之间 r c 延迟s 2 介于s 与s 2 之间 2 串扰 1s 局域互连线特性 长度1 s r c 延迟 介于1 s 于1 之间 上 全局互连线特性 长度 1 r c 延迟s 2 介于s 与s 2 之间 由于半导体技术发展迅猛，业界的领导者和研发人员必须通力合作才能更好地 使集成电路制造工艺流程相互兼容以及面对未来更大的技术挑战。半导体工业协会 ( s i a ) 持续地发布和修订的国际半导体技术发展指南( i t r s ) ，对半导体行业未来 的发展趋势和需求做出预测，为半导体技术研究指明方向。表2 为2 0 0 5 年i t r s 对 集成电路互连趋势的预测。 表22 0 0 5 年i t r s 对集成电路互连趋势的预测 年份 2 0 0 52 0 0 72 0 1 02 0 1 3 2 0 1 6 特征尺寸( n m ) 9 06 54 53 22 2 电源电压( v ) 1 1 2o 7 1 10 6 一1 0o 5 一o 9o 4 0 9 金属层数 1 11 l1 21 31 3 线节距( n m ) 1 8 01 3 69 06 44 4 线厚度( n m ) 1 8 1 91 2 9 29 7 27 2 25 4 纵横比1 71 71 。81 92 o 介电常数3 1 3 42 7 3 。02 5 - 2 82 1 - 2 4 1 9 - 2 2 互连线总长度( m c m 2 ) 1 0 1 91 4 3 92 2 2 23 1 2 54 5 4 5 1 2 研究集成电路互连特性的必要性 随着集成电路特征尺寸的缩小，器件本身所带来的延迟不断减小。但是，互连 线的横截面和线间距的不断减小造成了由于互连中的电阻、电容和电感引起的寄生 效应，越来越严重地影响到集成电路的电学性能，包括信号传输延迟的显著增加和 造成信号传输的畸变。因此，当代集成电路设计的重点已从过去的单纯提升器件速 度转移到实现互连线布线性能优化上。 本文将在接下来的章节详细地讨论各种互连延迟和串扰分析模型。首先，我们 3 通过分析互连线不断按比例缩小对设计中的几个关系要素的影响来揭示研究集成电 路瓦连特性的必要性。这些关键要素包括：互连延迟，串扰噪声，功耗以及制程变 异性( p z o c e s sv a r i a b ili t y ) 等。 互连延迟是指由于互连金属导线造成信号传递的延迟和失真。互连尺寸的缩小 将导致预布线时对延迟估计的不准确。由于在进行实际的物理布线之前，设计人员 一般无法获取互连线的宽度和长度等尺寸的准确数据，因此在预布线时理论上都采 用一些基于设计经验的统计学模型，又称之连线负载模型( w i r el o a dm o d e l ) 。 彳日是，这些模型在很大程度上会高估或者低估互连线的长度，导致时序上的判断错 误和设计周期的延长h 。 瓦连噪声是指两根或多根互连线之间信号的相互干扰所带来的影响正常信号传 输的噪音。在当今的集成电路制造工艺中，互连线逐渐变得又细又高，加上互连线 之间的距离不断缩小，使得互连线之间的耦合电容占到了总互连电容的7 0 左右 。这种线间的耦合电容意味着一条导线上的电压变化将影响到相邻导线上的电压 水平，形成串扰噪声。严重时，串扰噪声将改变传输线上的信号逻辑以及传输信号 到达时间，导致集成电路的逻辑错误。 互连功耗指信号在互连金属导线上传输时所产牛的功耗。在当代集成电路设计 中，大i 憾度地提高集成度会导致总的互连线长度成倍增加和互连线越来越细。因 此，互连线的功耗问题越来越大。与此同时，为了降低长互连线上的延迟效应，设 计人员会通过插入中继器驱动器将全局互连线分割成3 6 m m 长的互连线段。但中 继器的插入不但会占用芯片互连空间，而且也会增加芯片功耗。因此在对功耗有高 要求，尤其在采用塑料封装的a s i c 中，中继器的使用将受到极大的限制。 制程变异性是指在相同的制造工艺下，由于光刻或腐蚀等工序程度上的不足而 引起的器件或互连尺寸偏差。不难看出，即使是最精确的光刻技术都无法确保晶片 上所有的器件和互连线尺寸完全一致。随着集成电路特征尺寸接近物理极限，这种 制程变异性将会不断加大。因此，集成电路制造厂商都必须在电路设计阶段就要仔 细考虑这种制程变异性所造成的影响，以确保集成电路制造的成品率。 由此可见，集成电路瓦连己成为制约集成电路性能提高和成本下降的丰要因 4 素。尤其是当集成电路进入超深亚微米技术时代后，即使尺寸缩小带来的技术和物 理问题能够得到很好的解决，但是瓦连特性对电路性能和制造的影响却可能成为制 约集成电路发展的关键因素。因此，对集成电路中的互连参数进行提取，并利用有 效的_ 瓦连模型对各种互连特性进行分析和研究是十分有意义的。 1 3 国内外集成电路互连特性的研究现状 目前，对集成电路瓦连特性的研究主要集中在互连参数提取和模型设计，新物 理材料的研发以及布局布线算法等方面。在国外，尤其是美国，集成电路的研发力 量一直处于领先地位，在集成电路互连技术方面的研究取得了许多重大突破，t u 在 超深亚微米层次的互连问题上仍未获得令人满意的解决方案。而在国内，由于受历 史原因和研发条件的限制，我国集成电路设计水平落后于美国和日本等发达国家。 但值得庆幸的是，在国家信息产业部的大力支持下，越来越多的研究人员和机构加 入到了半导体技术研发的行列，近年来也获得了许多令人欣喜的研究成果。 通过对瓦连结构建模，国外学者对瓦连线的信号延迟，串扰以及功耗进行了广 泛的探讨。建立互连模型的关键是要对互连参数进行提取。早在8 0 年代，日本学 者s a k u r a i 已建立模型对双层金属互连线的寄牛电容进行了计算，该模型在当时 取得了理想的结果。但随着集成电路工艺的发展，进入深亚微米级后，金属互连线 的层数已经发展到了6 - - 8 层，旧有的互连模型不再适用。许多学者在s a k u r a i 的理 论基础上开拓了许多新模型，其中，s h y h - c h y iw o n g 等人在2 0 0 0 年提出的一种多 层金属互连模型哺。得到了广泛的认同。他们通过半经验公式对电容参数进行了计 算，并对互连延迟及串扰进行了仿真，结论与实验结果一致。近年，为了满足更大 规模电路集成，需要有新型的互连模型来替代传统的二维互连模型。在2 0 0 0 年， 由d a v i sj a 等人首先提出3 d 互连技术憎1 。随后，v a s i l i sf p a v l i d i s 等人基于 3 d 互连模型和e l m o r e 模型对通孑l 的位置布局进行优化以降低集成电路中的互连延迟 u 。然而，对超深亚微米层次互连特性研究的文献并不多见。在超深亚微米中各 物理参数对瓦连线的信号延迟和串扰等特性的影响仍有待探讨。 5 当集成电路工艺进入超深亚微米层次后，由于传统的介质材料己不能满足集成 电路发展的要求，业界必须寻求新的介质材料以达到降低芯片延迟，串扰和功耗的 目的。i b m 公司早在9 0 年代初期就开始着手使用s i l k 原料儿来进行l o w - k 介质的制 造。而l o w - k 介质在i n t e l 公司9 0 n t o 工艺的芯片产品中得到了应用并获得了巨大的 成功。最近，i n t e l 公司正在研发一种应用在m o s 管栅极中的h i g h k 材料以解决漏电 流造成的静态功耗问题，并宣布将在其4 5 n m 的产品中应用该技术引。l o w k 和 h i g h k 材料的出现，使得集成电路的瓦连特性有了极大的改善，但新介质的使用普 遍存在稳定性问题。因此，国内外许多学者纷纷发表文献对不同的新型介质材料的 适用范围进行了深入的探讨。 在布局布线方面，随着特征尺寸的减小，互连线效应越来越突出，布线结果对 电路性能影响非常大。针对布线结果提出要求的要求也越来越高，比如最小时延、 最小功耗、优化关键网络和电源网络等。针对这些问题，目前外研究人员开展了一 些新的布局布线算法方面的研究。c a d e n c e 和s y n o p s y s 等e d a 公司都开发出了拥有专 利的布局布线算法，其中s y n o p s y s 的a p o l l o i i 超深亚微米布局布线系统有效地解 决了瓦连线的串扰噪声和破坏问题。 1 4 论文研究内容及结构安排 随着集成电路集成密度、工作频率稳步提高以及晶片尺寸快速变大，片上互连 线效应已逐渐成为影响电路整体性能的瓶颈。为此，本论文研究探讨了超深亚微米 工艺条件下互连线寄生参数的提取和建模技术，并考察了互连线厚度，宽度，长 度，间距，层间距以及介质常数的变化对寄牛参数的影响。利用多段分布式相邻耦 合r c 互连模型对集成电路的延迟和串扰进行估计，制定出集成电路的优化设计规 则，并通过双线宽优化搜索程序对布线线宽进行优化，为超深亚微米级集成电路的 设计提供有益参考。 、 文章的第二部分首先描述了集成电路制造工艺中主流的互连结构，并介绍了互 连电阻，电容以及电感等寄生参数的提取技术。在第三部分中，文章丰要围绕集成 6 电路互连特性解析模型的理论基础进行论述，并提出了本文主要采用的多段分布式 相邻耦合r c 互连模型的建立和计算方法。在第二章和第三章的理论模型基础上， 我们在第四章中将对超深亚微米集成电路中的寄牛参数和互连特性进行模拟并对其 结果进行详细的分析。随后，文章在第五部分针对互连线线宽这一重要互连参数， 提出了双线宽优化搜索算法对集成电路的瓦连进行优化。最后，在文章的第六章给 出了全文的总结并展望了未来集成电路互连的技术创新以及互连特性研究的机遇与 挑战。 7 第二章集成电路互连结构及寄生参数提取 随着集成电路工艺进入超深亚微米技术时代，特征尺寸的按l l 歹, j 缩小使得器件 性能获得了很大的提升，仙与此同时，器件间的互连性能却在不断地下降。集成电 路互连性能与其制造工艺及瓦连结构息息相关。为更好地预见设计过程中有可能遇 到的瓦连问题，本章将对目前丰流铜互连所采用的双大马士革集成工艺流程以及超 深亚微米集成电路中的互连结构作简单的介绍。另外，要对集成电路的互连性能进 行分析和估计，百连寄生参数的获取是至关重要的环节。因此，互连电阻，电容以 及电感等瓦连寄生参数的提取将是本章论述的重点。 2 1 集成电路互连工艺及结构描述 2 1 1c u 互连的双大马士革工艺流程 随着芯片集成度的不断提高，金属铜已经取代铝成为超大规模集成电路制造中 的丰流互连技术。作为铝的替代物，铜导线可以降低瓦连阻抗，降低功耗和成本， 提高芯片的集成度、器件密度和时钟频率。由于对铜的刻蚀非常闲难，因此铜瓦连 采用双嵌入式工艺，又称双大马士革工艺( d u a ld a m a s c e n e ) 13 | 。 琴一“毫端辫氍柳觥 一，o ，：| ，i 危搿口j 缓赠蟛 囊；i l 鹱翳l 棼 默触 ”- 一j l 叶氍喇驯_ 羽避 鬻一。i 蠹。 七麒暾 ，i 拜豫急墩嵬 瑶醺乳潜澎掰拣 豁舞毙壹噻靛 嘲簇辩势睾_ 艇秘 籽菇艋 1 1 ) 魄赣壤您口瀛 1 2 ) a l 嘲“削挺 图2 i 自对准的双大马士革结构工艺流程图 8 双大马士革工艺具有瓦连引线沟槽与互连通孔同时淀积填充的特点，而且只需 要进行导电金属层的化学机械抛光( c m p ) 工艺。图2 1 是一种典型的双大马士革 结构c u 互连集成工艺流程图。具体工艺步骤为： ( 1 ) 在前层的瓦连层平面上淀积一薄的刻蚀停止层，女i s i n 。 ( 2 ) 淀积厚的互连介质层材料，女i s i 0 2 或低k 介质材料。 ( 3 ) 光刻形成引线沟槽的光刻胶掩膜图形。 ( 4 )以光刻胶作掩膜在介质层上刻蚀形成引线沟槽。 ( 5 ) 去光刻胶掩膜。 ( 6 ) 光刻形成通孔的光刻胶掩膜图形。 ( 7 )以光刻胶作掩膜刻蚀通孔，由于刻蚀停止层高的刻蚀选择性，通孔刻蚀 过程将在停止层自动停止。 ( 8 ) 除去光刻胶掩膜。 ( 9 ) 除去刻蚀停止层。 ( i 0 ) 利用清洁工艺，在有效清洁c u 金属表面的氧化层和介质通孔、沟槽和表 面的刻蚀残留( 主要是c u 离子) 后，溅射淀积金属势垒层和c u 籽晶层。 ( 1 1 ) 利用电镀等工艺进行填充淀积直至通孔和沟槽中填满c u 为止。 ( 1 2 ) 利用c m p 去除沟槽和通孔之外的c u ，在进行有效清洁后淀积介质势牟层 材料，然后开始下一互连层的制备。 尽管当代的集成电路制造工艺已相当精细，但随着特征尺寸进入超深亚微米时 代，瓦连线的线宽以及线间距只有几十纳米，在每道工序中都难免有可能引入制程 变异。例如，光刻时候的对准误差可能造成通孔电阻的增加，刻蚀时的对光刻胶和 停止层等不同材料的选择性偏差可能会使线间电容增加等。另外，c u 薄膜淀积以及 c m p 的均匀性都会影响着互连线的电阻和电容的大小。因此，在芯片设计时必须仔 细考虑互连线参数轻微的变化对瓦连性能的影响，确保芯片在最坏情况下仍能正常 工作。 9 2 1 2 互连结构 随着技术的进步和特征尺寸的缩小，互连线线间距和互连密度的增加，所需的 瓦连引线的层数也在增加。根据i t r s 预测，到2 0 1 3 年，集成电路互连层数将增至 1 3 层【2 1 。而在不同金属层互连中，根据线长和功能方面划分可分为局域瓦连、中 级瓦连和全局瓦连二种。局域互连为一个执行单元或功能模块内的栅和晶体管提供 互连，通常位于互连金属引线层的第一及第二层内；中级互连是为功能模块内的时 钟信号等传输距离较长的信号提供互连的，其典型长度为3 4 m m ；而全局互连为 功能模块之间的时钟和信号提供互连引线，其长度常达芯片周长的二分之一，通常 位于互连引线层的最上几层。综合密度、性能和成本考虑，当前集成电路瓦连一般 都采用一种多层不均匀的互连结构，如图2 2 所示。 w i r 量 v i a 1 - - - - - p a s s a t i o n - 一d i e l e c 打k 一e t c hs t o pl a y e r _ - 一d m l e g t r i cc a p p i n gl a y e r 一眚然勰茹嚣擞， _ - p m - m e h ld i e l e c b - i c 卜1 一t u n g s 怔n c o n t a c t p l u g 卜叠1p i t c h 图2 2 集成电路多层金属瓦连示意图 在实际的互连系统设计中，局域_ 瓦连由于长度很短，器件的电阻远大于互连线 的电阻，r c 效应并不明显，通常选择很细的尺寸设计( 特征尺寸) 。而中级百连相对 1 0 riilillfj a 面 1 曲 耐 眦 一 kn 较长，为了减小其瓦连延迟，提高集成度，其引线尺寸较局域瓦连线的要宽和高。 在全局可连中，由于互连线长度的增加以及驱动电阻的下降，使得r c 效应成为电路 _ 瓦连性能的丰要因素之一，其尺寸要采用宽的尺寸设计以尽可能减小其瓦连延迟。 图2 3 是i b m 公司采用9 0 n m 工艺制造的6 4 位p o w e r p c 处理器的横截面图。 图2 39 0 n m t 艺的i b m 6 4 位p o w e r p c 横界面图 2 2 互连寄生参数提取 随着超大规模集成技术和集成工艺的发展，集成电路中广泛存在宽度仅为甚至 小于深亚微米量级且多层分布的金属互连线。这些互连线已不能近似为一种等电势 连接，而需要考虑在电路正常工作情况下它们之间的电磁耦合寄牛效应。并且，与 晶体管等设备不同，金属百：连线之间的这种寄生效应随着集成电路特征尺、r 的缩小 和工作频率的增大而日益严重。在一个典型的集成电路设计流程中，寄牛参数提取 是处在版图设计和门级电路模拟之问的。个重要环节。该环节的丰要任务就是用电 容、电阻和电感等寄牛电路元器件来为瓦连线间的电磁耦合效应建模，从而进一步 对整个电路进行精确的模拟。由于片内布线过于复杂，规模庞大，我们无法采用数 字场解算器( h u m e r i c a lf i e l ds o l v e r ) 对芯片进行仿真。为解决这个问题，业界 目前主要采用基于互连模型库的“建模一查表”参数提取方法。 在集成电路工艺进入深亚微米时代后，互连线的纵宽比逐渐增加，横向耦合电 容占总互连电容的一半以上。由于互连层数大于三层，三维的边缘杂散电容变得越 来越不可忽视，互连电容成为影响瓦连延迟的丰要因素。为了准确地对互连电容进 行建模，许多互连参数提取工具开始采用三维互连模型库。但使用三维模型库将引 发两个问题：第一，三维瓦连模型的参数过多，要牛成三维互连模型库需要耗费大 量的人力和计算机资源。为了加快模型库构建速度，需要采用快速的三维结算器， 如f m m 。等。第二，当瓦连网络被割断成各种互连结构后，寄生参数的提取必然存 在误差。要最大程度地限制这种误差需要对整个互连网络及其相邻互连结构进行仿 真。然而，在深亚微米集成电路中需要瓦连的晶体管数目达到几百万个，就算是传 统的快速二维场解算器也无法完成这项庞大而又复杂的任务。为此，研发人员基于 随机仿真( m o n t ec a r l o 仿真) 开发出了女l l o u i c k c a p 和c a p s a y i o r 等新型的三维场 解算器对互连模型进行三维寄生参数提取。表2 1 给出了四大e d a 软件公司研发的 互连参数提取工具。 表2 1 四大e d a 软件公司的寄生参数提取软件 f 公”司 寄生参数提取工具 4 一。”说明，。一”1 冀 c a d e n c e f i r e & i c e 全芯片级捉取 d r a c a l ar c x 全芯片级提取 d i v ar c x 针对小规模芯片或模块级 s y n o p s y s s t a rr c x t 全芯片级提取 r a p h e l 场求解器 m e n t o rc a l i b r e xr c 全芯片级提取 m a g m aq u i c k c a p场求解器 当前集成电路工艺已进入超深亚微米时代，互连线的纵宽比将达到2 ，横向瓦 连电容在总瓦连电容，瓦连延迟以及互连串扰中都将占主导地位。频率提高和特征 尺寸减小带来互连线的各种高频效应不容忽视。由此产生的信号完整性等许多复杂 问题导致设计参数的偏离。现有商业软件中使用的“建模一查表”方法受到越来越 大的挑战。一方面，各公司仍不断努力在现有的芯片级参数提取软件上进行改进： 另一方面，当前工艺发展中出现的一些问题也给参数提取的研究注入新的动力。 1 2 2 2 1 互连寄生电阻的提取 在各种互连参数中，互连电阻的提取是相对直观的。对于横界面为矩形的均质 互连线来说，我们只需用互连线的表面电阻乘以互连线的长宽比，便可获得瓦连线 的电阻值r ，我们有式( 2 1 ) ： ， r = b ( 二) ( 2 1 ) w 其中，r s = p t ，r 。是互连线的表面电阻( s h e e tr e s i s t a n c e ) ，其大小与制造工艺 有关。p ，1 ，t 和w 则分别是互连线的电阻率，长度，厚度以及宽度。 而对于非均质或者横界面不是规则矩形的互连，例如通孔和拐角，计算其瓦连 电阻的方法要比式( 2 1 ) 稍微复杂。一种方法是用微分的方法，将互连导体微分成 一个个小块，然后利用式( 2 1 ) 对每一个小块的电阻进行求解。另外一种更加直接 和准确的方法式利用有限差分方法对二维或三维拉普掩斯方程进行求解，从而获得 互连电阻参数。 2 2 2 互连寄生电容的提取 在多层布线的超深亚微米工艺下，互连线电容可引起严重的集成电路信号延 时，波形失真，时钟脉冲畸变及滞后等现象，影响电路性能。近年来，i c 互连线电 容提取问题得到广泛研究，不少解决方案已被集成到e d a 工具中。目前主流的e d a _ t 具普遍使用“建模一查表”的技术来完成整个芯片的电容提取，一般可分为一下三 个步骤： 1 互连结构建模：根据集成电路工艺参数，列举出各种可能出现的互连结 构，再对这些成千上万的中等大小结构进行二维或者三维的精确电容提取。将计算 出的这些结构的电容数据收集并进行经验公式拟合或构造查找表。在建模过程中， 确定用于描述互连结构的几何参数。例如，假定一个瓦连结构需要1 0 个参数对其 进行描述，每个参数取5 个采样点，那么就可以一共建立5 1 0 个样例结构。通过对 1 3 它们进行模拟计算，便可得到一个十维的查找表。 2 几何参数提取：通常一个芯片包含成千上万条瓦连线。要对其进行查表匹 配，首先需要将这个结构分割成中等大小的小块，然后对小块提取查表所需的几何 参数。 3 查表计算电容：利用步骤二中提取出来的小块几何参数，在步骤一中的模 型库里寻找匹配模型，从而得到小块电容，最后将所有的电容值合并，得到最终需 要的结果。 由此可见，几何参数提取的数量以及精度是这种“建模一查表”技术的关键所 在。当描述互连结构所需的几何参数增多的时候，储存查找表所需的计算机内存将 几何级数增加，甚至超出目前计算机的负载能力。尽笆；通过复杂的插值技术可以减 轻对模型库储蓄的负担，但当电路的瓦连几何参数无法与模型库匹配的时候，通过 上述方法获得的电容估计值将于实际值有很大出入。因此，在特殊情况下，尤其是 在进行电路分析以及人工综合布线时，一般采用解析模型对电容进行快速提取。采 用解析模型不仅可以避免直接采用物理方法中的兀长和复杂的数值求解，而且还能 够清晰地提供互连尺寸与电容之间变化关系。 互连结构配置 1 l l 数值仿真j 数值仿真1 上 鼢j f l ， 模 多项式形式选定 型 l 拟 计算多项式参数 厶 ，口 一一 移，。玩每叫? 弦- 。? 红囊峭：。7 寸t 之聋 估计寄生电容 图2 4 寄牛电容提取解析模型建模流程 1 4 图2 4 是建立寄生电容解析模型的基本步骤。其中，工艺参数是指集成电路互 连所采用的导体电阻率以及电介质常数等参数；设计参数是指瓦连线线宽，厚度和 线间距等尺寸参数。 本文所采用的多层金属瓦连结构如图2 5 所示。w 为互连线宽度，t 为瓦连线厚 度，s 为互连线之间的间距，h l 为互连线与衬底间的距离，h 2 为瓦连线与上层金属 导体问的距离( 为简单起见，我们假设金属- 瓦连线的层间距相等) 。需要提取的互 连寄生电容可分为两部分：1 ) 相邻导线之间的耦合电容c c o u p l e ；2 ) 层间表面电 容和边缘杂散电容c a f 。前者影响着互连线延迟以及线间串扰噪声，而后者只影响 互连线延迟。 图2 5 多层金属瓦连结构示意图 在模型拟合过程中，借助s a k u r a i 提出的经验公式1 结合数值仿真得到的拟合 参数，利用最小二乘法我们有电容解析公式： 兽= c 鲁+ 毒 以及， ) 0 0 7 1 ( 而蒜) 1 7 7 3 ) o 0 7 1 ( 志) 1 7 7 3 ( 2 1 ) 1 5 空一 4 4 o o 2 2 + + c 占c 。u 。p t e - 1 4 1t6三exp(一jji丽2ss 一志s 0 1 4 h 2 )1 、s + 8 0 1 4 q + 8 + 1 1 8 5 2 ( 里 严7 2 4 i7 。 7 5 7 1 + ( 瓦+ 8 9 6 1 s 0 7 5 7 1 吒x p ( 一再丽了两 因此，互连寄生总电容为： c 撇t = c 酊+ 2 c c o t t p l e 2 2 2 互连寄生电感的提取 ( 2 2 ) ( 2 3 ) 被定义为： 厶= 办l j ( 2 4 ) 式中：l 盯为l 中任意元素；办为环中电流在环中引起的磁通。由电流形成 的矢量磁位为： a ，= 口4 万j f 毒fa 6 a a ( 2 5 ) 根据平均磁通办和矢量磁位a 扩关系( 2 6 ) ： 办2 去t ，ta ，以。以也 (26)j 我们可得式( 2 7 ) ： 乞一i t ! ! d l i _ _ d 1 d a r 呜 汜7 ) 式中：芬刊，；一_ i ，d l ，d l ，为沿导体方向的矢量元；a i ，吩分别为环i ，的横界 1 6 面。 然而，由于_ 瓦感的计算依赖于电流回路，要确定电路中电流的回路十分困难。 因此，现代瓦连寄牛电感提取技术都采用部分电感作为提取对象以避免寻找未知回 路的难题。其中，p e e c ( p a r t i a le l e m e n te q u i v a l e n tc i r c u i t s ) 模型1 是一种 较为流行的互连参数提取方法，它通过解电磁方程来获取互连电路参数。但直接求 解电磁方程将耗费大量的c p u 时间和内存，因此许多学者基于p e e c 模型提出了快速 提取方法，如k a m o n 的多极加速算法f a s t h e n r y 等8 。下面，我们将介绍一种基于 牛顿法的b p 网络进行智能查表的电感提取技术。 神经网络的实际应用中，采用b p 算法的多层前向网络( b p 网络) 占有重要地位。 但传统b p 网络本质上是梯度下降法，仅为一阶收敛速度，且容易陷入局部极值点， 在学习速率较大时稳定性很差。牛顿法及其改进算法由于在无约束虽优化中利用梯 度向量最为有效因而受到广泛使用。牛顿法具有二阶线性收敛速度，在搜索接近最 优解时依然具有很好的快速收敛性能。以下简单介绍基于牛顿法的多层前向网络。 设网络由l 层组成，并且对网络作如下定义：n i 为第l 层第n 个单元，n ；为第l 层总神经 元个数；0 1 = 0 1 。，0 。，0 1 、 为第l 层神经元的输出向量，r = t 。l ，t 。2 ，t “、。 为 输出层神经元的期望输出；x 为由所有神经元权值组成的权值向量。取训练目标为 样本的输出与网络输出之差的平方和： 其中，p 为遗忘因子( 0 0 ( 3 1 3 ) 己 现在假设系统的脉冲响应函数形态与g a m m a 分布概率密度函数相似，我们便 可近似地有： h ( t ) = g , t , n ( f ) ( 3 1 4 ) 由于要确定分布函数的参量兄和n ，只需用到h ( t ) 的前两阶瞬态m 。和m 2 。但要描述 响应函数的波形，我们至少需要计算其前三阶瞬态值。为此，我们需要在g a m m a 函数中多引入一个平移变量以便最终确定概率密