基于FPGA的频率计相位计设计.doc

学校代码： 11509 学 号：0605071029Hefei University 毕业论文（设计）BACHELOR DISSERTATION 论文题目：基于 FPGA设计频率、周期及相位差测量的多功能计数器（硬件） 学位类别： 工 学 学 士 学科专业： 电子信息工程专业 作者姓名： 张 悦 龙 导师姓名： 谭 敏 完成时间： 2010年5月27日 基于FPGA设计频率、周期及相位差测量的多功能计数器硬件部分的设计与实现摘 要本设计主要研究如何用FPGA来完成等精度频率计、相位差测量仪的设计。系统选用Altera公司CycloneII系列的EP2C5T144C8N作为主控制器，选择两个AT89C52作为辅助控制器，使用液晶显示屏1602作为显示器。具体设计分为两相信号发生器模块、频率周期测量模块以及相位差测量模块三部分。它们的主要内容如下：1.两相信号发生器的设计主要是为了给测相模块提供两路同频率的具有一定相位差的信号源，它的设计主要是基于DDS技术，通过DA转换、电平移位、波形放大等一系列处理，使生成的两路信号稳定、平滑、不失真的输出。频率和相位差的预置可以通过单片机来实现。设计要求两相信号的频率预置范围为66Hz17kHz、相位差预置范围为0360。2.频率周期测量模块的设计主要应用了等精度频率计的设计原理，等精度频率计不但具有较高的测量精度，且在整个频率区域内能保持恒定的测量精度。通过在一段时间内同时对标准信号和待测信号计数来计算待测信号的频率和周期。模块时序和计数结果由单片机控制和处理，并将结果显示在LCD上。设计要求频率周期测量模块测频范围为10Hz20MHz，整个范围内误差恒小于1 Hz。3.相位测量模块是在频率测量模块前增加一个数字鉴相器，将经过处理后的两路同频率且具有一定相位差的脉冲信号转换为一路同频率且具有一定占空比的脉冲波，此信号的占空比与两路信号的相位差成正比，此时只要计数标准信号的正脉宽数和负脉宽数即可计算此信号的占空比，再将其乘以360即可得到两路信号的相位差，最后将测量结果显示在LCD上。设计要求相位差测量模块测量相位差范围为0360，整个范围内误差恒小于1。关键词：FPGA；DDS；等精度；频率；周期；相位FPGA-based design frequency, period and phase measurement of multi-counterDesign and implementation of hardwareAbstractThis design is mainly to study how to use FPGA to complete the design of equal precision cymometer and phase difference measuring instrument. This system use CycloneII series of EP2C5T144C8N of altera company ,the pilot controllers chose two pieces of at89c52,and using lcd display as the monitor. Detailed design is divided into three parts,as two signals generators, the frequency and period measuring module,and the phase difference measuring instrument. The the main content is as follows:1. the design of the two main signal generator is to provide the two modules to the testing phase with the same frequency with a certain phase of the signal source, its design is mainly based on DDS technology, through the DA converter, level shifting, waveform amplification and a series of processing, the two signals generated by stable, smooth, undistorted output. Preset frequency and phase difference can be achieved by SCM. Design the two believed that the frequency preset number range 66Hz 17kHz, phase preset range of 0 360 .2. To design the frequency and cycle measurement module,we use a equal precision frequency meter. The design principle of equal precision frequency meter not only has high accuracy, but also in the entire frequency region can maintain constant accuracy. Through a period of time while on the standard signal and the analyte signals under test signals counts to calculate the frequency and period. The timing and counting module results from the SCM control and treatment, and then the results will display in the LCD. Design frequency period measurement module measuring frequency range of 10Hz 20MHz, the range of error of less than 1 Hz constant.3. The phase measuring module is the module that put a digital phase detector before the frequency measurement,it will put the two signals that after treatment with the same frequency and has a certain phase of the pulse signal into a certain way with the frequency and pulse duty-cycle, this signal duty-cycle and phase difference of two signals is proportional, as soon as counting the number of standard signal of positive and negative pulse width can calculate the number of signal duty-cycle, and then multiply it by 360 ,in this way can be obtained phase difference of two signals, and finally put the measuring the results into LCD. Design phase difference measurement module measuring the phase difference range of 0 360 , the error is constant within less than 1 .Keywords: FPGA；DDS；equal precision ；frequency；cycle；phase目 录第一章 背景介绍11.1 概述11.2 课题选择意义11.3 国内外研究状况2第二章 测量原理及方法32.1 频率测量方法32.2 相位测量方法32.3 系统设计4第三章 两相信号发生器的设计与实现63.1 DDS原理63.2 两相信号发生器EDA设计及实现73.2.1 两相信号发生器顶层设计83.2.2 两相信号发生器各底层模块设计83.2.3 两相信号发生器顶层EDA设计83.3 数模转换93.4 滤波电路设计103.4.1低噪声运算放大器OP27103.4.2 滤波电路设计103.5 电平移位及放大模块设计11第四章 频率、周期测量模块的设计与实现124.1 频率测量原理124.2 频率测量模块设计134.3 比较电路设计15第五章 相位测量模块的设计与实现165.1 数字鉴相器EPD设计165.2 测相位差模块设计16第六章 系统总电路图设计186.1 模拟电路设计186.2 FPGA总电路图设计18第七章 软件设计217.1 两相信号发生器模块中频率、相位预置软件设计217.2 频率、周期、相位测量软件设计22第八章 系统测试及结果分析238.1 两相信号发生器模块测试及分析238.2 频率、周期测量模块测试及分析238.3 相位差测量模块测试及分析24第九章 结论25第十章 致谢26参考文献27附录28IV第一章 背景介绍1.1 概述在电子技术中，测量一个信号的频率、 周期及两路同周期信号的相位差在工程上有着重要的意义，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率、周期、相位的测量在科技研究和实际应用中的作用日益重要。其测量方法可分为模拟和数字方法两种：传统依靠模拟器件的方法,如二极管鉴相法、 脉冲计数法等,测量系统复杂、需专用器件、 硬件成本高、 而且精度不高。近年来,频率周期测量开始向数字化方向发展,如 FPGA 技术,新发展出来的 DSP器件等等。其优点在于硬件简单、适应性强而且精度明显高于一般的模拟式测量。1.2 课题选择意义本课题主要研究如何用FPGA来完成数字频率计、相位差测量仪的设计。传统的频率计通常采用组合电路和时序电路等大量的硬件电路构成，产品不但体积较大，运行速度慢，而且测量低频信号时不宜直接使用，因此频率测量方法的优化也越来越受到重视。测量频率的方法有很多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。相位测试仪在工业领域中是经常用到的一般测量工具，比如在电力系统中电网并网合闸时，要求两电网的电信号相同，这就要求精确的测量两工频信号之间的相位差。还有测量两列同频信号的相位差在研究网络、系统的频率特性中具有重要意义。近年来，随着科学技术的迅速发展，很多测量仪逐渐向“智能仪器”和“自动测试系统”发展，这使得仪器的使用比较简单，功能越来越多。但数字处理的实时性受到处理速度的限制，实时测量对电路的处理速度要求越来越高，在科技以日新月异的速度向前发展，简洁、高效、经济成为人们办事的一大宗旨。在电子技术中这一点表现的尤为突出，人们在设计电路时，都趋向于用尽可能少的硬件来实现,并且尽力把以前由硬件实现的功能部分, 通过软件来解决。因为软件实现比硬件实现具有易修改的优点，如简单地修改几行源代码就比在印制电路板上改变几条连线要容易得多, 故基于微处理器的电路往往比传统的电路设计具有更大的灵活性。FPGA就很好的满足了这样的要求，它具有极大的灵活性和通用性，使用方便，硬件测试和实现快捷，开发效率高，成本低，技术维护简单，工作可靠性好等优点，它使用的VHDL硬件描述语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。1.3 国内外研究状况随着科学技术的发展，频率计和相位差测量的设计方法也越来越多样化，有用具有记忆功能的触发器设计而成的频率计，还有用可编程逻辑器件设计而成的频率计，还有用以单片机为核心器件设计而成的频率计。说到用单片机设计的频率计，这里说一下单片频率计频率计ICM7216D。单片频率计ICM7216D是美国Intersil公司首先研制的专用测频大规模集成芯片。它是标准的28引脚的双列直插式集成电路，采用单一的+5V稳压电源工作。它内含高频振荡器、10进制计数器、7段译码器、位多路复用器、能够直接驱动LED显示器的8段段码驱动器、8位位码驱动器。其基本的测频范围为DC至10MHz，若加预置的分频电路，则上限频率可达40MHz或100MHz，单片频率计ICM7216D只要加上晶振、量程选择、LED显示器等少数器件即可构成一个DC至40MHz的微型频率计，可用于频率测量、机械转速测量等方面的应用。还有，PTS2600是英国研制的一款微波频率计，该频率计可以测量频率高达26GHz的信号，而价格才只有几万元，可谓是物美价廉。PTS2600虽然是一个低价格的微波频率计，但它能在四个波段有很好的灵敏度测量40Hz到20GHz的频率。也可以用它来测量高达26GHz的频率，只是灵敏度稍稍低了一些。日常工作中，用它来测量VF/VHF/UHF频段的频率，也十分方便和准确。PTS2600使用一个12位数字的LCD液晶显示屏来显示所测得的频率、闸口时间（分辨率相关）、菜单功能以及频率表的测量结果。所有这些数值都是同时显示在一个屏幕上的。PTS2600的机箱采用高标准的铝质材料制成，各模块安装在下方有钢板支承的母板上。模块相对独立，维修方便，主要通过更换模块进行。 我国利用相检宽带测频技术设计的高精度频率计也非常具有突破性和实用性。该项新技术及仪器是针对已有测频技术的特点及存在问题，推出完全新颖的检测精度高、便于实施且设备构成又比较经济的一种新技术及仪器。其测量精度高于一般仪器1000倍以上。而价格只相当国外同档仪器价格的1/2和1/18。该成果特点：学术思想新颖，提出了两频率信号间的量化相移分辨率与最大公因子频率值及两比对信号频率值之间的关系。应用最大公因子频率的概念，用相位检测的方法进行中、高频宽频率范围的高精度测量，测量精度高而设备构成简单，它可以替代多种专用测量仪器并开发出多种用途不同的频率及周期性信号的测量仪器。用宽带相检测频技术与计算机等先进技术相结合所研制的XDU-17型高分辨率计，具有比对频率范围宽、测量精度高，设备结构简单的特点。与国内外同类仪器相比，它在测量精度等方面均达到国外同类设备的先进水平，而且性能价格比远远优于国外同类型仪器。该技术已获国家发明专利。使用这项新技术，可很好地解决各种非标准频率源的比对问题，可作为高精度频率计，还可以取代各种用途单一的频标比对、校频仪器。因此这项技术具有显著的开发深度与广度。获陕西省第二届技术成果交易洽谈会金牌奖；中国发明协会第六届全国明发展览会银牌奖。该项技术国内需求量较大，故具有广泛的市场前景，应尽快投放市场。第二章 测量原理及方法2.1 频率测量方法根据频率的定义，即单位时间内周期信号的发生次数。使用单片机对频率进行测量时，一般是采用频率周期法，它是将被测频率信号经脉冲形成电路后加到闸门的一个输入端，只有在闸门开启时，测量信号进入计数器进行计数，闸门关闭时，停止计数，闸门开启时间为Tg，计数值为N，则被测频率f=N/Tg。这种方法在低频段的相对误差较大，所以当测量低频信号时，采用周期测量法，即对一个周期进行计时，再将其取倒即可得到频率。本论文所研究采用的是一种基于FPGA的等精度频率测试法，这种方法的优点是可测频率范围大且方法简单，不需要根据频率的大小来改变测量方法。基本思想是通过单片机对FPGA发出开始命令，并将门信号置为高电平，FPGA中的两个计数器在被测信号的上升沿到来时同时启动，分别对标准频率方波信号（fb）和被测频率方波信号(fx)同时计数。自门控信号被置为高电平起，经过Tg时间，控制电路将门控信号置为低电平。被测信号的下一个上升沿到来时，两个计数器同时停止计数，两个计数器的工作时间Tw恰好为被测信号周期的整数倍。设Tw时间内被测信号计数值为N2，标准频率信号的计数值为N1，则待测信号的频率为：fx=N2/N1*f0。则可得到待测信号的频率了。2.2 相位测量方法测量同频率两信号间的相位差，在研究网络、系统频率特性中具有重要意义。常用的测量相位差的方法有直接测量法、相位差-电压转换法、相位差-时间转换法、零示法等。考虑到本次设计的设计重点以及外围电路的难易度，我们选择使用相位差-时间转换法，它的基本原理为：先分别将待测信号和经过相移网络后的信号通过过零比较器整形成TTL电平方波，然后经异或鉴相，把相位测量变成时间间隔测量，然后用时间计数器进行测量，同时用与门或D触发器可以判断相位是超强还是滞后。其原理框图如图1所示：图1 相位-时间转换法原理框图通道1和2实质上是两个过零比较器。超前信号U1加到通道1产生一个脉冲，上手沿启动门控电路，形成开门信号，闸门开启，计数器开始计数；之后信号U2加到通道2产生一个脉冲使门控翻转，关闭主闸门，计数器停止计数。设T为标准时钟周期，N为计数器的计数值，t为两信号的相位时间差，则t=NT,再根据相位与时间的关系，可推出相位，其中Tx为被测信号周期，、分别为两信号初相位。综合以上两式，有，其中为标准时钟频率。2.3 系统设计本系统采用FPGA和单片机结合的方法实现，系统需要完成三个模块的设计：信号产生及预置模块，使用FPGA制作两相信号发生器，将信号作为测量时的标准信号，通过单片机实现待测信号频率和相位的预置；测量模块，以FPGA为核心，将待测信号与标准信号进行比较，将处理后的数据送入单片机数据处理模块，接收来自FPGA的数据信号对其进行运算，将最终计算结果显示在LCD上。本次设计的难点在于对频率周期测试仪和相位测试仪计数器的设计和控制。一旦计数器的开始计数和停止计数控制不当，都会给测试结果带来很大误差；同时要把握好单片机的算法设计，尽量将误差减到最小。系统框图如图2所示。图2 频率、周期、相位差测试仪系统框图在图2中，系统使用FPGA制作了DDS作为两相信号发生器，通过单片机对输入的待测信号进行设置，可以设置待测信号的频率大小及相位差大小。其中第1相信号为待测频率大小，第2相信号为经过相移的待测信号。测频采用等精度测量方法，将待测信号与标准信号同时计数，在预置时间结束后对其进行比较、运算，最终算得频率值。测量相位则是通过将两路同频率的信号进行异或再与的方式，算得两路信号的相位的差。经过FPGA对数据的测量、处理后由单片机对数据进行读取、计算最终将结果显示在LCD上。第三章 两相信号发生器的设计与实现DDS(Direct Digital Synthesizer)技术，即直接数字频率综合技术，是一种新型的频率合成技术和信号产生方法。其电路系统具有较高的频率分辨率，可以实现频率的快速切换，并且在频率切换时能保持相位的连续，很容易实现频率、相位、幅度的数字调制。本系统的两相信号发生器模块就是基于DDS技术设计的。3.1 DDS原理传统的生成正弦波的数字方法3如图3所示，即利用一片ROM和一片DAC，再加上地址发生计数器和寄存器即可。在ROM中，每个地址对应的单元中的内容（数据）都相应于正弦波的离散采样值，ROM中必须包含完整的正弦波采样值，而且还要注意避免在按地址读取ROM内容时可能引起的不连续点，避免量化噪声集中于基频的谐波上。时钟频率fclk输入地址发生计数器和寄存器，地址计数器所选中的ROM地址的内容被锁入寄存器，寄存器的输出经DAC恢复成连续信号，即由各个台阶重构的正弦波，若相位精度n比较大，则重构的正弦波经适当平滑后失真很小。当fclk发生改变，则DAC输出的正弦波频率随之改变，但输出频率的改变仅决定于fclk的改变。图3 正弦信号发生器结构框图为了控制输出频率更加方便，可以采用相位累加器，使输出频率正比与时钟频率和相位增量之积。图4所示为采用了相位累加方法的直接数字合成系统，把正弦波在相位上的精度定为n位，于是分辨率相当于1/2n。用时钟频率fp依次读取数字相位圆周上各点，这里数字值作为地址，读出相应的ROM中的值（正弦波的幅度），然后经DAC重构正弦波。图中比图X的简单系统多了一个相位累加器，它的作用是在读取数字相位圆周上各点时可以每隔M个点读一个数值，M即为图Y中的频率字。这样，DAC输出的正弦频率fSIN就等于“基频”fclk/2n的M倍，即DAC输出的正弦波的频率满足下式： (3-1)这里，fclk是DDS系统的工作时钟，即图4中的锁存器时钟clk。n为相位累加器的位数。图4 DDS基本结构图4所示的DDS基本原理组成框图结构特点如下：其中clk来自为高稳性晶振或由PLL提供，用于提供DDS各种部件的同步工作。DDS核心的相位累加器由一个N位字长的二进制加法器和一个有时钟fclk取样的N位寄存器组成，作用是对频率控制字进行线性累加；波形存储器中所对应的是一张函数波形查询表，对应不同的相位码址输出不同的幅度编码。当相位控制字为0，相位累加输出的序列对波形存储器寻址，得到一系列离散的幅度编码。该幅度编码经D/A转换后得到对应的阶梯波，最后经低通滤波器平滑后可得到所需要的模拟波形。相位累加器在基准时钟作用下，进行线性相位累加，当相位累加器加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS信号的一个频率周期。综上分析可得DDS的特点如下：DDS的频率分辨率在相位累加器的位数N足够大时，理论上可以获得相应的分辨精度，这是传统方法难以实现的。DDS是一个全数字结构的开环系统，无反馈环节，因此其速度极快，一般在纳秒量级。DDS的相位误差主要依赖于时钟的相位特性，相位误差小。另外，DDS的相位是连续变化的，形成的信号具有良好的频谱，这是传统的直接频率合成方法无法实现的。3.2 两相信号发生器EDA设计及实现设计中，选择相位累加器为28位，ROM为8位（即一个周期取样256点），时钟为20MHz经锁相环倍频1.75倍后所得的信号（35MHz）作为两相信号发生器时钟，即fclk =35MHz，n=28。则“基频”为。为了使输出波形符合DA转换速度，设置相位累加器的低9位为高电平，高11位为低电平，1017为频率控制字输入端。这样，输出频率的计算公式为： (3-2)其中，M为频率控制字。移相设计选择一个8位相位加法器，接在28位相位累加器输出的高八位，每当相位控制子增加1，此相正弦波数据就会提前前相波形 输出，达到两相输出的要求。相位预置公式为： (3-3)其中，P为相位控制字。3.2.1 两相信号发生器顶层设计通过以上分析可知，两相信号发生器模块包括一个28位加法器、一个28位寄存器、一个8位加法器、一个8位寄存器以及两个存储波形数据的ROM。具体设计框图如图5所示。图5 两相信号发生器顶层设计框图3.2.2 两相信号发生器各底层模块设计两相信号发生器底层模块包括一个28位加法器、一个28位寄存器、一个8位加法器、一个8位寄存器以、两个存储波形数据的ROM及波形数据表等。各模块设计（VHDL）13见附录一至附录五,ROM中存储的波形数据表见附录六。3.2.3 两相信号发生器顶层EDA设计将以上设计好的底层模块打包封装，之后进行两相信号发生器顶层电路的连接，具体EDA设计如图6所示。图6 两相信号发生器EDA电路图6中，FWORD为8位频率控制字，PWORD为8位相位控制字（FWOR、PWORD接单片机I/O口，具体内容见软件部分设计报告）。FOUT为第一相正弦信号输出，POUT为第二相正弦信号输出。其仿真波形如图7所示。图7 两相信号发生器仿真波形从图7中可以看到，频率控制字为70，相位控制字为41。从仿真结果知，频率输出每隔70读取一个数据，第二相输出超前第一项41个数据。仿真符合设计要求。3.3 数模转换本系统数模转换器采用DAC0832，数模转换模块如图8所示。输出的模拟量与输入的数字量（DN-1*2N-1+D0*20）成正比，这就实现了从数字量到模拟量的转换。输入可有28（=256）个不同的二进制组态，输出为256个电压之一，即输出电压不是整个电压范围内任意值，只能是256个可能值中的一个。本系统要求输出量是电压，而DAC0832输出的是电流量，所以还必须经过一个外接的运算放大器转换成电压，这里选用OP07集成运放，此运放具有极低的输入失调电压、极低的失调电压温漂能长期稳定工作等特点。图8 D/A转换模块3.4 滤波电路设计3.4.1低噪声运算放大器OP27图9 OP27引脚图OP27是高共模抑制比（CMRR）、低漂移、高速、低噪声运算放大器。其转换率为2.8 V /s，增益带宽积为8MHz。工作电源电压最大为22v，在工作电压为15v，温度25C的环境下，OP27的CMRR为126dB，在测试信号为10Hz时，输入等效噪声En为3.5，等效电流In为1.7。引脚图如图9所示。3.4.2 滤波电路设计巴特沃思低通滤波电路，在通频带内外都有平稳的幅频特性，滤波输出的信号总会在第一个周期略微有些失真，但往后的幅频特性就非常的好。为了减少运放对滤波电路的负载效益，同时便于调整，我们选择两个二阶巴特沃思低通滤波器串联的方法，构成一个四阶巴特沃思低通滤波器，其通频带为30kHz，原理如图10。电路中各参数可通过差表式软件Filterlab生成，并稍加修改即可。图10 四阶巴特沃思低通滤波器3.5 电平移位及放大模块设计正弦信号发生器通过D/A、滤波后的输出波形的幅值全都大于零，因此要设计一波形移位电路使波形正负幅值相等，波形移位原理2如下图11。波形移位部分，其核心部分是一电压跟随器，电压跟随器的输出Vo1=（Vin-Vp），所以输出的Vo1就相当于在输入Vin的基础上下移了Vp伏，而Vp又受可变电阻器Rw1的控制。经测量电路得Vin=4.8V，调节电位器RW1使Vp=-2.4V及可达到移位的目的。为了让输出的波形可以手动调节幅值，在最后我们又增加了一级电压放大电路，放大模块的核心器件为集成运放OP37，由模拟电路知识知， （3-4）其中，Rw2/R3的范围是010，因此通过调节Rw2可以使输出波形的峰峰值在010Vo1间变化。受12V电源限制，输出信号的峰峰值最小可到0V，最大可达10V左右。图11 波形移位和电压放大原理图第四章 频率、周期测量模块的设计与实现4.1 频率测量原理基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即测量精度随被测信号的频率的变化而变化，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测试精度。等精度测频原理3可以简单地用图12和波形图13来说明。图12中“预置门控信号”CL可由单片机发出，实践证明，在1秒至0.1秒间的选择范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为Tpr。BZH和TF模块是两个可控的32位高速计数器，BENA和ENA分别是他们的计数允许信号端，高电平有效。标准频率信号从BZH的时钟输入端BCLK输入，设其频率为FS；经整形后的被测信号从与BZH相似的32位计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，被测频率为Fx。图12 等精度频率计结构图测频开始前，首先发出一个清零信号CLR，使两个计数器和D触发器置0，同时D触发器通过信号ENA，禁止两个计数器计数，这是一个初始化操作。然后由单片机发出允许测频命令，即令预置门控信号CL为高电平，这时D触发器要一直等到被测信号的上升沿通过时Q端才被置1（即令START为高电平），与此同时，将同时启动计数器BHZ和TF，进入计数允许周期。在此期间，BHT和TF分别对被测信号（频率为Fx）和标准频率信号（频率为Fs）同时计数。当Tpr秒后，预置门信号被单片机置为低电平，但此时两个计数器并没有停止计数，一直等到随后而至的被测信号的上升沿到来时，才通过D触发器将这两个计数器同时关闭。由图13可见，CL的宽度和发生的时间都不会影响计数使能信号（START）允许计数的周期总是恰好等于待测信号TCLK的完整周期数这样一个事实，这正是确保TCLK在任何频率条件下都能保持恒定精度的关键。而且，CL宽度的改变以及随机的出现时间造成的误差最多只有BCLK信号的一个时钟周期，如果BCLK由精确稳定的晶体振荡器（20MHZ）发出，则任何时刻的绝对测量误差只有50ns。计数允许周期Tpr图13 频率计测控时序设在一次预置门时间Tpr中对被测信号的计数值为Nx，对标准频率信号的计数值为Ns，则下式成立： (4-1)不难得到测得的频率为 (4-2)最后通过控制SEL选择信号和64位至8位的多路选择器MUX64-8，将计数器BHZ和TF中的两个32位数据分8次读入单片机进行计算，并显示结果。4.2 频率测量模块设计结合以上分析，在设计测频模块时又增加了测脉宽和占空比的功能，此功能将会在测相位模块中使用到。图14为测频模块电路图，具体VHDL设计见附录七，新增的两个引脚为SPUL和EEND。SPUL的作用是测频和测脉宽的选择控制，SPUL为1时测频率，为0时测脉宽和占空比。EEND的作用是在测脉宽时判别计数器是否结束的标志，当EEND为低电平时，表示正在计数，由低电平变到高电平时，表示计数结束，此时可以从标准计数器中读数据了！经单片机处理后可求得频率大小，其倒数即为周期值。图14 测频模块电路图图15和图16分别是频率测试仿真波形和脉宽测试仿真波形。从图15可以看出，SPUL=1时，系统进行等精度测频。这时，CLR一个正脉冲后，系统被初始化。然后CL被置为高电平，但这时两个计数器并未开始计数（START=0），直到此后被测信号TCLK出现一个上升沿，DTART=1时两个计数器同时启动，分别对被测信号和标准信号开始计数。由图可见，在CL变为低电平后，计数仍未停止，直到TCLK出现一个上升沿为止，这时START=0,可作为单片机了解计数结束的标志信号。仿真波形中TCLK和BCLK的周期分别设置为10us和500ns。由图可见，计数结果是，对TCLK的计数值是3，对BCLK的计数值是60。通过控制SEL就能按照8个8位将两个计数器中的32位数读入单片机中进行计算。从图中的结果可以看出，等精度测频的功能完全正确。图15 等精度频率计测频时序图图16中，取SPUL=0时，系统被允许进行脉宽测试。为了便于观察，图中仿真波形中的TCLK和BCLK的周期分别设置为75us和500ns。由前面分析知，在SPUL=0的情况下，CL和CLR的功能发生了变化，前者为1时测信号高电平的脉宽，为0时测低电平的脉宽；而后者CLR变为1时作系统初始化，由1变为0后启动电路系统的标准信号计数器BZH准备对标准频率进行计数。而允许计数的条件是此后出现的第一个脉宽。由图17可见，当CL=1，TCLK的高电平脉冲到来时，即启动了BZH进行计数，而在TCLK的低电平到来时停止计数，状态信号EEND则由低电平变为高电平，告诉单片机计数结束。计数值可以通过SEL读出，这里是75。改变CL为0，又能测出TCLK的低电平脉宽，从而可以求得TCLK的周期和占空比。图16 等精度频率计测脉宽时序图4.3 比较电路设计通过以上分析知，频率测量模块只能测量脉冲波，如果信号源不是脉冲波则要将其转化为脉冲波后方能测量。转化电路我们选择过零比较电路2，使用低噪声高速精密运算放大器OP37作为比较电路的主芯片。由于FPGA系统板的端口电压为3.3V，而过零比较器受12V电源影响输出脉冲波的峰峰值在10V左右，幅值太大很容易将FPGA端口烧毁。因此，在比较器输出又加上了一个3.3V的稳压二极管，使比较输出的电压适合FPGA的端口测量。具体电路图如图17所示。图17 过零比较器图17中，R1、R2起到平衡输入信号的作用。D1、D2为保护二极管，防止输入和地之间短路及产生干扰。D3为3.3V稳压二极管。第五章 相位测量模块的设计与实现在测频模块基础上再增加一个数字鉴相器模块就能构成一个相位测试仪，鉴相器接受来自外部的两路被整形后的信号。由鉴相器输出的脉冲信号的占空比与这两路信号的相位差成正比，即相位差 (5-1)其中N1是高电平脉宽时间内的计数值，N2是低电平脉宽时间内的计数值。5.1 数字鉴相器EPD设计由一个异或门和一个与门构成的简单模块可以作为本设计的数字鉴相器模块4。具体电路图及仿真结果如图18和图19所示。图18 数字鉴相器由图19可知，两路同频率不同相位的时钟信号A和B通过鉴相器后，将输出一路具有不同占空比的脉冲波形。其频率与输入频率相同，而占空比与A和B信号上升沿时间有关。显然输出信号脉宽等于A和B信号上升沿的时间差，这个时间差即为A、B间的相位差。它正好等于输出信号的占空比乘以360。图19 数字鉴相器仿真波形5.2 测相位差模块设计在测频模块的测频输入端TCLK接上数字鉴相器EPD，即可进行相位测量。具体电路图如图20所示。图20 测相位差模块电路图21所示为测相位差模块的波形仿真图。仿真时设置BCLK为500ns，A、B为10us，且相位差为144。从仿真结果知，测高脉宽的计数值为8，测低脉宽的计数值为12，则根据相位差公式得：相位差 结果与预置的完全吻合。图21 测相位差模块仿真波形第六章 系统总电路图设计6.1 模拟电路设计本设计的模拟电路设计主要有数模转换电路、低通滤波器、电平移位电路、幅值放大电路以及过零比较电路五部分。两个DAC0832数据输入端接两相信号发生器FPGA输出FOUT和POUT，两相信号A、B接相位测量输入端。具体电路图如图22所示。6.2 FPGA总电路图设计FPGA总电路图包括两相信号发生器模块、频测周期测量模块、相位测量模块三部分。时钟CLK接20MHz晶体振荡器，Fin接待测信号。频率控制字FWORD、相位控制字PWORD分别接预置模块中的单片机I/O口（具体设计见软件论文报告）。CLR、CL、SPUL、SEL2.0、OUT9.0接测量模块中的单片机I/O口（具体设计见软件论文报告），以实现时序的控制、数据的采集及计算。具体电路图如图23所示。从图中可以看到，除了系统设计的三个模块外还增加了一个2选1和一个18选9的多路选择器，使用同一个控制端SELCT控制。这两个多路选择器的作用是便于单片机控制测频和测相的输入和输出，使两个测量模块测量时互不干扰，增加了系统的稳定性和可靠性。图中最下面还有一个D触发器模块， CLK接A相信号，D接B相信号。其作用是判断A、B两相信号超前和滞后的状态。在A信号的第一个上升沿到来时，若D触发器输出为0，则A超前B,反之A滞后B。33图22 模拟电路图图23 FPGA总电路图第七章 软件设计7.1 两相信号发生器模块中频率、相位预置软件设计两相信号发生器模块中的软件设计，是要将预置的频率值和相移值转换成二进制的频率控制字传给FPGA，通过3.2节的分析可以看出，公式（3-2）、（3-3）中的Fout和Pout就是键盘需要预置的两个数，而在软件设计中则是将这两个公式逆推，提供的是频率和相位的控制字，计算公式为 (7-1)和 (7-2)由此可得到十进制的控制字，再将其转换成二进制即可。具体软件设计流程图如图24所示。图24 预置模块流程图7.2 频率、周期、相位测量软件设计频率、周期、相位测量仪部分的软件设计，主要完成对FPGA发出控制信号并将FPGA传入的信号进行存储并计算，将计算结果输出，此结果即是测得的频率及相位差。具体软件设计流程图如图25所示。图25 频率、相位差测量流程图第八章 系统测试及结果分析8.1 两相信号发生器模块测试及分析两相信号发生器模块测试较简单，只需将两相输出接到示波器的两个探头上即可测量输出数据大小。具体测试结果见表1和表2。表1 频率测量数据表预置频率（Hz）6640060080010004000800017000测量频率（Hz）66.1400.3600.4800.410014017804617112表2相位测量数据表预置相位22087155230301357测量相位11987154229301356从表1和表2测得的数据分析可知，频率预置范围在66Hz17kHz，相位预置范围在0360。符合设计要求，不过频率大于4kHz时，预置频率和输出频率间误差较大。8.2 频率、周期测量模块测试及分析此模块中频率测试可以直接测量两相信号发生器任一相输出信号，也可以测其他信号源。当输入为正弦波时，此信号要接到过零比较电路输入端，方波时可直接接FPGA端口。此次测试频率、周期用12 MHz量程的数字信号发生器输出方波作为信号源，具体测试数据见表3。表3 频率、周期测量模块测试数据表待测频率（Hz）10.0194.1947.110.721k88.275k211.451k480.573k测量频率（Hz）109494710.720k88.274k211.452k480.572k测量周期100ms10.63ms1.05ms93.24us11.32us4.72us2.44us从表3中测得的数据分析可知，频率、周期测量模块的测频范围为10Hz500kHz，误差恒小于1 Hz。8.3 相位差测量模块测试及分析相位差测试信号源为两相信号发生器输出的两路信号，只要对两路信号预置不同的相位差，即可测到不同的相位差数据。具体测试数据见表4。表4 相位测量模块测试数据表输入相位差22783150234310359测量相位差12782150233309359从表4中的数据分析可知，相位差测量模块的测量范围为0360,测量误差恒小于1。测试数据符合设计要求。第九章 结论论文根据等精度频率、相位测试原理,设计出了具有高精度、高稳定性的频率、周期、相位测试仪。频率测量范围为10Hz20MHz,测量误差恒小于1Hz。相位测量范围为0360,测量误差恒小于1。为了得到两相便于系统测量的信号源，我们又设计制作了一个两相信号发生器，根据DDS设计原理，结合DA转换技术、巴特沃思低通滤波器、电平移位和波形放大等处理，使输出的两相信号在频率为66Hz17kHz、相位差为0360之间时稳定、平滑、不失真的输出。这些均达到了任务书的要求。从设计结果的指标来看，本设计的结果并没有完全达到设计指标要求，通过分析，本系统存在以下几点不足：1.两相信号发生器输出频率较低，并且频率在6 kHz以上时预置的频率与输出频率误差较大。导致输出频率过低主要是受所选择的DA限制，系统选择DAC0832，转换速度较慢，适合低频。导致频率在4kHz以上时预置的频率与输出频率误差较大的原因是预置模块软件设计的不严谨。预置的频率为整数，而数据处理之间要进行小数计算，输出为计算所得的小数取整后转换二进制数，因此存在较大误差。2.通过论文