（电路与系统专业论文）基于DSP的图像压缩系统设计与实现[电路与系统专业优秀论文].pdf

摘要 数字信号处理器( d s p ) 作为一种新型的专用于数字信号处理 领域的微处理器，其独特的硬件结构特别适合于数字信号处理领 域，被人们大量地使用在各种便携式、实时数字信号处理场合。 目前d s p 是数字信号处理领域中最有效的处理工具之一。 本文首先介绍了d s p 的结构特点、演化，然后在详细分析 t m s 3 2 0 v c 5 4 1 6 结构特点的基础上，对t m s 3 2 0 v c 5 4 1 6 为核心构建 的数字图像压缩处理平台进行了探讨，系统地讨论了d s p 硬件平 台中的d s p 系统电路设计、液晶控制电路设计、外围电路接口程 序设计。 文章针对j p e g 压缩算法中运算量最大的i ) c t 变换提出了一种 新的计算方法。改进的d c t 计算方法具有较好的算法结构，能充 分利用d s p 的硬件结构和d s p 的指令特点。实现的图像压缩算法 可以满足低速率条件下对于电视图像信号的压缩处理。文章还从 减少系统开销的角度分析了如何对程序的d s p 实现进行优化。 图像压缩是减小图像数据量，方便进行图像的传输、存储和处 理的有效手段，图像实时压缩是进行图像实时处理的基础，研究 图像压缩的实时实现有重要的意义。 为尽可能地满足便携式实时处理系统的要求，系统设计当中， 采用了以下几种方法：( 1 ) 硬件电路采用多电源供电、低电压复位、 增加检测电路等；( 2 ) 采用多层p c b 设计，减小了系统体积也保证 系统的稳定性；( 3 ) 按照软件工程的要求进行系统分析，规划系统 框图、流程分析、模块划分，减小了不同模块的相关性，从而最 大限度避免了错误的发生；( 4 ) 采用新的d c t 计算方法满足对图 像压缩的时间要求。 关键词：图像压缩d s pd c t 引导加载l c d a b s t r a c t a san e w m i c r o p r o c e s s o r w i t h s p e c i a lh a r d w a r e s t r u c t u r e ，d s pi s o n eo ft h em o s te f f e c t i v et o o l su s e di nm a n yr e a l t i m ep r o c e s s i n ga n d p o r t a b l ep r o c e s s i n ga p p l i c a t i o n s t h i sp a p e rd i s c u s s e s t h ed e s i g na n d r e a l i z a t i o no f a n i m a g ec o m p r e s ss y s t e m b a s e do nt m s 3 2 0 v c 5 4 1 6 i m a g ec o m p r e s s i n gc a nr e d u c ei m a g ed a t a a n dc o n v i e n i e n t l y p r o c e s si m a g eb yt r a n s f e r , s t o r a g ea n dp r o c e s s i n g i ti si m p o r t a n tt o r e a l i z ear e a l t i m ei m a g e c o m p r e s ss y s t e m f i r s to f a l l ，t h eh i s t o r ya n dh a r d w a r ec h a r a c t e r i s t i co f d s pw e r e i n t r o d u c e d t h e nb a s e do na n a l y s i sf o rt h eh a r d w a r ec h a r a c t e r i s t i co f t h e c h i pt m s 3 2 0 v c 5 4 1 6 ，a l li m a g ec o m p r e s s i o np l a t f o r m i s p r o p o s e d d e s i g n o ft h ed s p s y s t e mc i r c u i t ，l c dc o n t r o lc i r c u i ta n d t h e p e r i p h e r a le q u i p m e n t c i r c u i t sa r ed i s c u s s e dt o o a s f o l l o w s ，t h ep a p e rb r i n g su pan e w c a l c u l a t i o nm e t h o da b o u t d c t , w h i c hi s t h em o s to p e r a t i o n p a r t i nj p e g ，n e wc a l c u l a t e m e t h o dh a s g o o d a r i t h m e t i cs t r u c t u r e ，a si tw e l lu t i l i z e sd s ph a r d w a r e s t r u c t u r e w i t ht h en e wd c tc a l c u l a t em e t h o d ，d s pc a l lr e a l - t i m e l y c o m p r e s st vi m a g ew i t hl o w e rb i t sr a t i o w ea l s oa n a l y z e dh o w t o i m p r o v ep r o g r a m m i n g t or e d u c es y s t e mc o s t s o f t w a r ea n dh a r d w a r e m e a s u r e sa r eb o t h a d o p t e d t om e e t r e q u i r e so fp o r t a b l ea n dr e a l - t i m es y s t e m s ，w h i c ha r ep r o c e s ss p e e d a n ds m a l ls y s t e mb u l k f i s r s t ，w eu s e dm u l t i - p o w e rs o i et os u p p l y s y s t e mp o w e r , l o wv o l t a g er e s e t ，w a t c hc i r c u i t s e c o n d l y , w eu s e d m u l t i - p c bb o a r d ，w h i c hl e a d st oc o m p a c ta n dm o r es t e a d y t h i r d l y ， w ef o l l o w e dm e t h o d so fs o f t w a r e e n g i n e e r i n gr e q u i r e s s u c ha s s y s t e m sa n a l y s i s ，f l o wc h a r ta n a l y s i sa n dm o d u l 【a r i z a t i o n a tl a s t ，a n e wd c tc a l c u l a t em e n t h o de n s u r e si m a g e c o m p r e s ss y s t e mt om e e t t i m e r e q u i r eo f o u r a p p l i c a t i o n s b a s e do nt h en e wd c tc a c l u a t i o nm e t h o da n dt h eh a r d w a r e p l a t f o r m ，a ni a m g ec o m p r e s s i o ns y s t e mi sr e a l i z e d t h r o u g ht e s t ，i t p r o v e st h a tt 1 1 es y s t e mc a nt h eb ew e l lu s e di np o r t a b l ea n dr e a l t i m e i m a g ec o m p r e s sa p p l i c a t i o n sw i t hl o w b i tr a t i o s k e yw o r d s ：i m a g e c o m p r e s s d s pd c tb o o t l o a d e rl c d 第一章绪论 1 1 本论文研究的背景与意义 从实现角度可以把数字图像处理分为三类：第一种是纯软件 方法，独立使用计算机，如个人计算机( p c ) 、工作站等，通过软 件的方法实现数字图像处理，采用这种方法的优点是系统资源( 软 硬件资源) 丰富，处理效果好，但是由于不能脱离计算机，缺乏 灵活性尤其是不能适应于便携式处理场合；第二种是硬件实现方 法，采用基于专用的v l s i 实现。此类方法十分有效，因为可以 针对专门算法进行高度优化，同时可以控制将系统的开销降为最 低，其缺点在于系统中有大量的专用模块，当算法需要修改时， 便无法适应新的需要，只能重新设计；第三种方法是软硬结合方 法，其典型代表是d s p 在数字图像处理领域的应用，这种方法以 d s p 为核心辅以少量外围器件构成一个数字图像处理硬件平台， 在此基础上通过软件方法实现数字图像处理。 数字信号处理器( d s p ) 是近年来新兴的一种专门针对数字信 号处理领域的高性能微处理器。d s p 有针对数字信号处理算法而 设计的特殊的硬件结构，并行执行的总线结构，专用的指令集， d s p 的外围接口丰富。d s p 配备有完善的开发、调试工具，完善 的开发调试工具使基于d s p 的系统开发更容易，对d s p 的开发可 以更注重于算法的高效实现。随着半导体技术的快速发展，数字 信号处理器的性能不断提高，而价格却逐步降低，d s p 被广泛应 用于包括军事、工业、通信、医疗等在内的各个领域。 以d s p 搭建的硬件平台不失通用性，采用d s p 汇编语言程序 设计可以高效地实现各类数字图像处理算法，同一系统可以适应 不同的数字图像处理应用，只需增加相应的算法功能模块即可。 这种方案方便灵活，适应范围广，随着d s p 器件性能的不断提高， 已逐渐成为数字图像处理的一种趋势。同时d s p 器件在性能、功 耗、灵活性等方面的优势更使d s p 成为便携式和实时数字信号处 理的主流工具。 数字图像处理技术中的一个重要的特点是图像信息量大，大 量的信息给图像信号的传输、存储和处理都带来了很大的困难。 而图像本身具有很多的冗余信息，我们可以通过图像压缩等技术 手段来去除图像信号的冗余，减少图像的信息量。图像压缩是减 少图像信息量的一个重要方法。人们对数字图像处理的研究最早 就是从数字图像的压缩开始的。 近年来，人们对数字图像压缩研究的一个重点是关于数字图 像压缩的在便携式系统中的应用。数字图像压缩在便携式系统中 的应用具有十分重要的实际价值。目前，便携式图像压缩技术广 泛应用在可视电话、可拍照手机、视频会议、数码相机、可视门 禁系统等场合。 一般而言，这些应用在满足人眼视觉主观效果的前提下，对 于图像的质量要求不是特别高，同时这些应用的数据量不是很高， 但是这类应用要求系统的价格适中，具有高度的灵活性，能够在 不同的地点和场合使用。 针对这些应用的特点，国内外已经有针对性地开展了很多的 研究。一种方法是采用专用的v l s i 实现各类压缩算法，对图像 进行压缩处理，如实现j p e g 压缩算法的c l 5 5 0 ，s t i i1 4 ，l 6 4 7 0 2 ， 实现m p e g 的c l 9 5 0 ，s t i 3 5 0 0 等芯片【3 3 】，其特点是实时性好、可 靠性高，但灵活性差、开发周期长、价格昂贵，一般用于广播级 的应用。另一种方法则是通过在d s p ，c p l d 等芯片上自行编程 设计，这种方法其性能不低于普通的微处理器实现，同时具有很 强的灵活性，且价格适中，能被广大用户广泛接受，既可以作为 单独的系统，也可以作为s o c ( 片上系统) 的一部分。目前国内 对这方面的研究也有不少，包括从理论上和应用的角度都进行了 广泛的研究。 文献【1 4 】【1 5 】【1 6 】【1 7 】【1 8 】对于d s p 的结构、原理及其开发做出 了详细的介绍。 文献 4 1 1 9 2 2 2 3 对于目前广泛应用于j p e g ，j p e g 2 0 0 0 ， h 2 6 3 ，m p e g - 2 等图像视频压缩标准中的d c t 变换从理论上提出 了多种改进方法，并对d c t 变换的未来和发展方向展开了论述。 文献 2 4 】 3 1 】从理论分析的角度研究了霍夫曼编码的新方法。 文献 7 1 1 8 1 1 4 8 1 1 4 9 对于图像视频的压缩分别从理论与应用的 角度展开了研究。 在这些文献的论述中，【4 】【9 】【2 2 】【2 3 】【2 4 】【3l 】【7 】嘲从理论和仿 真的角度给出了图像压缩处理相关的一些主要算法的改进和实 现，其中些文献所提出的具体的算法结构考虑的是普通微处理 器结构，适合于用高级语言如c c + + 语言等在p c 上高效的实现， 但是并非针对d s p 处理器的，要想再d s p 上对这些算法获得理想 的性能还必须对这些算法的计算方法进一步的改进，以满足d s p 和便携式系统处理的需求。 文献【4 9 】 4 8 】以d s k 和e v m 板作为平台，以c c s 为工具对 图像编码的应用展开了研究。他们的研究成果没有紧密与硬件系 统相配合，不能充分体现出d s p 在便携式处理应用中的优势。 本文针对这两个问题而展开的。本文的目标是研究并实现一 种基于d s p 的便携式图像压缩处理系统，系统可完全脱离p c 机 而独立运行，既可单独作为图像压缩处理系统，也可作为其它的 处理系统的一部分( 如远程图像处理的远程前置终端) 。 在系统硬件设计中，微处理器选用t i 公司的t m s 3 2 0 v c 5 4 1 6 芯片。t m s 3 2 0 v c 5 4 1 6 具有最高1 6 0 m i p s 处理能力，能完成复杂 计算，以及强大的外围接口能力可以对外提供丰富的接口资源。 以t m s 3 2 0 v c 5 4 1 6 处理器为核心配置了液晶接口电路、串口通信 电路、图像采集卡接口电路和必要的存储器、电源监控、复位电 路等，并预留了u s b 接口电路和音频接口电路，整体上构成一个 完整的图像处理平台。硬件平台接口丰富，系统体积小，大容量 的存储系统使系统可以很容易地完成图像的处理。系统的总体框 图详见图3 1 。 硬件系统的时序控制和译码电路由一片c p l d 完成，我们使 用的c p l d 是l a t t i c e 公司的i s p l s l 2 0 6 4 v e ，采用v h d l 语言编 程完成所有的外接电路的时序控制和地址译码。这样的方案降低 了译码电路的级数，加快了译码速度，减轻了d s p 芯片的负担， 同时也很好地解决了多接口电路的时序控制和地址译码问题。 在硬件系统的基础上，对j p e g 压缩算法进行改进，实现以 j p e g 算法为主的低速率视频图像压缩算法。j p e g 算法的改进主 要是针对d c t 变换进行的，d c t 是j p e g 算法中运算量最大的部 分，我们提出了一种新的d c t 计算方法，改进后d c t 算法结构 适合在c 5 4 x 系列d s p 上实现。系统的输入为模拟全电视信号图 像，输出为符合j p e g 规范的压缩图像( 不含j p e g 图像头文件) 。 系统实现的压缩算法能满足低速率条件下对图像的实时压缩要 求。 1 2 论文完成的工作 在基于d s p 的嵌入式图像压缩与实现的研究中，本论文主要 完成了以下工作： 1 在充分研究当前通用数字信号处理器t m s 3 2 0 v c 5 4 1 6 的结 构特点和c c s 提供的软件开发支持能力的基础上，提出了系统完 整的设计方案。 2 实现并完成本系统的硬件平台设计。完成芯片选型、系统的 原理图设计、多层p c b 设计和硬件调试。 3 提出了一种新的改进d c t 计算方法，从算法结构上对d c t 算法进行改进，以利于d c t 算法在d s p 上的实现。 4 在硬件系统基础上研究实现了以改进的d c t 变换为主的完整 的j p e g 图像压缩算法。算法的实现充分发挥了d s p 的处理特点。 5 采用v h d l 语言对c p l d 编程实现了外围电路的时序控制。 时序控制电路的译码级数少，延时短，同时c p l d 作为缓冲器平 滑了不同芯片的逻辑电平兼容问题。 1 3 本论文的组织 第二章讨论了数字信号处理器的结构、原理与构成以及 t m s 3 2 0 v c 5 4 1 6 芯片的结构特点和功能；第三章详细介绍了系统硬 件的设计方案与实现方法；第四章讨论了部分硬件电路接口程序 设计；第五章给出了一种新的d c t 计算算法，以及j p e g 压缩算法 规范在本系统中的具体实现。最后，对本论文的工作进行总结， 提出了本系统可改进之处并对今后进一步的研究与应用提出展 望。 第二章d s p 处理器的结构与演化 近年来，d s p 作为一种新型的微处理器在各种消费类、通信、 医疗和工业产品中得到了非常广泛的应用。d s p 处理器是一类针 对数字信号处理领域进行了优化的微处理器。和普通的微处理器 相比，它们具有特殊的硬件结构特别适合各类数字信号处理算法 的实现，从而使得产品易于实现和维护。用d s p 开发的产品其成 本和风险也比定制的i c 产品相对要低，特别是对于批量比较低的 产品，如果用定制i c 来实现开发成本将难以忍受。同时与其它类 型的微处理器相比，d s p 的指令执行周期速度快，d s p 在速度、 成本、功耗方面具有不可取代的优势。 d s p 的硬件结构是针对数字信号处理算法而设计的【2 0 】。几乎 d s p 处理器的每种硬件结构都是和某个d s p 算法有关，因此，理 解d s p 结构特点的最好方法就是研究典型的d s p 算法，进而研究 它们的运算要求是如何影响到d s p 处理器结构的。 2 1i ) s p 的基本硬件结构特点 目前，世界上有许多生产d s p 的厂家，各厂家生产的芯片的 具体功能有所不同，但是一般而言d s p 作为数字信号处理领域的 专用微处理器，d s p 芯片有一些共同的硬件结构，下面详细介绍 d s p 的通用硬件结构。 2 1 1m a c 运算硬件单元 在数字信号处理算法中，乘法和累加是基本的运算，通常它们 在数字信号处理运算占有很大的比例。例如，在卷积运算、数字 滤波、快速付氏变换、相关运算、矩阵运算等算法中，都有大量 的卷积运算，用数学公式表达乘累加为： 一1 y ( h ) = 爿( f ) b ( ”一f ) ( 2 - 1 ) ，卸 另外，任何超越函数在计算机中用二进制运算实现时，通常采 用幂级数( 泰勒级数) 展开的方法，用数学公式表达为： 式( 2 1 ) 中与式( 2 2 ) 中相似地出现了相乘后乘积再求和的通用 形式。通用计算机的乘法是靠软件来实现的，往往需要若干个机 器周期才能完成。d s p 中针对这类运算专门设置了乘法累加器的 硬件结构和m a c ( 乘法并累加) 一类的指令。从硬件上实现了乘法 器与累加器的并行工作，可在单周期内完成一次乘法并将乘积求 和的运算。因此当对有限n 项求和时，采用d s p 则运算仅需要n 个指令周期，这样使得d s p 作乘法累加这种数字信号处理基本运 算的速度大为提高。 2 1 幺流水结构和多执行单元 与其他形式的运算相比，d s p 算法通常有非常高的运算要求， 因为d s p 算法要求实时的对1 0 - 1 0 0 k h z 或更高频率采样点进行运 算，如f i r 滤波。所以通常d s p 处理器包括多个独立的功能单元。 通常d s p 内部一般都集成多个处理单元如硬件乘法器( m u l ) 、累 加器( a c e ) 、算术逻辑单元( a l u ) 、辅助算术单元( a r a l 0 以及 d m a 控制器、m a c 单元、移位器等功能单元。它们都可以在一 个单独的指令周期内执行完计算任务，并且这种运算往往是同时 一完成的。 d s p 除了共同的执行单元外，每一种d s p 往往都有其自身针 对的特定应用领域，设置了一些特定的功能部件。 以c 5 4 x d s p 为例，它提供了c s s u ( 比较、选择和存储单元) ， c s s u 是专门针对v i t e r b i 算法而提供的硬件执行单元，v i t e r b i 算法 是数据通信和模式识别领域经常要用到的算法之一。c s s u 支持 均衡器和通道译码器所用的各种v i t e r b i 算法。下图给出了c s s u 的功能框图】，它和a l u 一道执行快速a c s 运算。 来自累 加器a 来 加 图2 - 1c s s u 功能框图 执行时，我们先将s t l 中的c 1 6 设置为1 ，a l u 就被设置为 双1 6 位工作模式，这样就可以在一个机器周期内执行两次加法运 算，其结果均为1 6 位数，分别存放在累加器的高1 6 位和低1 6 位， 在利用c m p s 指令对累加器的高1 6 位和低1 6 位进行比较，选择 一个较大的数存放到指定的存储单元中，在此过程中，测试标志 t c 记录累加器的高位( t c = 0 ) 或者低位( t c = i ) ，状态转移器 t r n 自动地记录比较的结果。 c 5 4 xd s p 提供的另外一种专用硬件是指数编码器。它可以在 单周期内执行e x p 指令，求得累加器中数的指数值，并以2 的补 码形式( - 8 到3 i ) 存放在t 寄存器中。累加器的指数值等于冗余 符号位减8 ，也就是消去多余的符号位而将累加器中的数值左移 的位数。有了指数编码器，就可以用e x p 和n o r m 指令对累加 器中的内容进行归一化。 e x p a ；取指数，结果存入t ，也就是( 累加器 冗余符号位一8 ) - t 寄存嚣 s tt , e x p o n e n t ；将指数值存储到数据存储器中 n o r m a；对累加器归一化( 累加器按t 中值移位) d s p 除提供多种执行单元，也支持多个执行单元之间的并行 执行，也即d s p 执行时的流水结构。 要完成一条d s p 指令，需要完成取指令、解码、取操作数和 执行等几个阶段。d s p 的流水线结构是指它的这几个阶段在程序 执行过程中是重叠的，即在执行本条指令的同时，下面的三条指 令已完成了取操作数、解码、取指令的操作，这样就将指令周期 的时间降低到最小值。正是利用这种流水线机制，保证d s p 的乘 法、加法以及乘法运算可以在单周期内完成，这对提高d s p 的运 算速度具有重要意义。 d s p 提供的多个执行单元支撑了d s p 的指令流水执行结构， 也正是这种流水结构，决定了d s p 的指令基本上都是单周期指令。 2 1 3 寻址方式 和传统的微处理器相比，d s p 提供了更多的寻址方式，以适应 d s p 的特定处理要求，更多的寻址方式使d s p 应用方便灵活。 以t i 公司的c 5 4 x 系列d s p 为例，在它的间接寻址方式中， 除了通常所使用的增量、减量和变址寻址功能。还增加了位码倒 序寻址、循环寻址等功能。 在f f t 算法中，经常要用到位码倒序寻址。在传统的微处理 器上，必须通过软件编程的方法来实现，消耗大量的存储空间和 c p u 周期。而在c 5 4 x d s p 上，利用如下两条指令就可以向外设 h ( p a ) 输出整序后的f f t 变换结果了： r p t 撑1 5 p o r t w + a r 2 + 0 b ，p a ；t r 2 中存放的是数据存储器中数据存放的基地址， ；a r 0 中存放的则是f f t 长度的一半 d s p 算法中的存储器访问模式往往是可以预知的。例如，对 f i r 滤波器中的每次采样，滤波系数的访问是从头到尾连续的， 然后当处理下一次采样的时候，再从系数矢量的开始进行访问。 d s p 处理器的地址生成单元利用这种访问模式的可预知性，可以 支持特殊的寻址模式，使得在处理一些算法时，处理器能够有效 的访问数据。c 5 4 x d s p 处理器支持“循环寻址”，这种寻址模式 允许处理器访问一块连续存放的数据，然后再自动回到块的开始， 这正是f i r 滤波中访问系数的模式。循环寻址对于f i f o 缓冲的 实现也是非常有用的。 2 1 4 存储器和总线结构 单周期执行一次m a c 需要的不仅仅是一个单周期m a c 单元， 它还需要单周期内从存储器中获取m a c 指令，一个采样数据， 一个滤波系数。因此，为获得更高的性能，d s p 就需要有比通用 微处理器更高的存储器带宽。2 0 世纪8 0 年代早期，通用微处理 器通常都只有一条总线连到存储器，每个时钟周期只能访问一次 存储器，即所谓的冯诺伊曼结构。为解决对存储器带宽的需求问 题，d s p 处理器发展了新的存储器和总线结构，即哈佛结构，哈 佛结构允许在单周期可以进行多次存储器访问。哈佛结构最通常 的方法就是使用多个存储器，每个存储器都有自己的总线，不同 程序 总线 通用 数据存 h ， 处理 储器器核 冯诺 结构 i 震山噬 i 存储除竺 i矍j i ) s p 处 理器 罔潞 核 l 存储酵訾 i 器i 图2 2 两种不同的计算体系结构 的存储器在一个周期内可以同时读写。通常指令存在一个存储器 中，数据存在另一个存储器中。这样的安排使得处理器可以同时 获取指令和数据。图2 2 给出了两种不同的结构。 由于一些d s p 算法( 如f i r 滤波) 每条指令需要两个操作数( 如， 一个采样数据和一个系数) ，通常采取更进一步的优化，也就是在 处理器核中再增加一个r a m 用作指令c a c h e ，当一组指令重复执 行时( 5 0 循环) ，这些指令装载在c a c h e 中，指令总线则被释放，可 以用作读取数据，使得处理器可以单周期执行一次m a c 。高的存 储器带宽可进一步通过专门计算存储器地址的专用硬件来获得。 这些地址生成单元与d s p 处理器的其它功能单元并行执行，使得 功能单元不需要停下来计算新的地址就能读取新的数据。 为了配合d s p 的流水线结构，d s p 的总线结构进一步划分， 分为程序的数据总线，程序的地址总线，数据的数据总线和地址 的数据总线，以及程序的执行总线等多总线结构。 2 1 5 循环结构 数字信号处理算法的共同特征之一是：处理器大部分处理时间 花在执行包含相对小循环内的少量指令上。因此，大部分d s p 处 理器具有零消耗循环控制的专门硬件。零消耗循环是指处理器不 用花时间测试循环计数器的值就能执行一组指令的循环，硬件完 成循环的跳转和循环计数器的递减。有些d s p 还通过一条指令的 超高速缓存实现高速的单指令循环。 同时d s p 也支持多重循环的嵌套，由于d s p 处理器中往往只 有一套循环结构，因此我们必须小心地处理多重循环的嵌套。以 c 5 4 x d s p 为例，多重循环的最外层通常是跳转指令( 如b c ，b a n z 等) ，第二重循环为区块循环，最内层循环为单指令循环。这种循 环的安排结构可以充分利用d s p 的循环结构，并且循环的开销几 乎为0 。 2 1 6i 0 机制 为了提供低开销，高性能的输入、输出，大多数d s p 处理器 集成了一个或多个专用的串行、并行i o 接口以及改进的i o 处理 机制如低消耗中断和直接内存访i h 目( d m a ) ，从而使得数据传输需 要很少d s p 处理器的干预。 d s p 芯片上通常都提供有一个或多个串口，高级d s p 如t i 公 司的c 5 4 x ，c 6 x 系列d s p 提供所谓的多通道缓冲串m ( m c b s p ) ， 多通道缓冲串口除了标准串口的全双工、高速、带缓冲、多种数 据格式优点外，还增加了多通道数据收发功能，串口还能对数据 进行a 律、u 律压扩等预处理。 d s p 芯片除了一般意义上的并行口外，一些d s p 芯片提供了 h p i 口用于d s p 和外部主机进行通信。主机可以通过h p i 口直接 访问d s p 片内的r a m ，包括存储器映射寄存器，允许主机独占片 内r a m 的访问权。主机通过对h p i 寄存器的访问可以完成h p i 状态查询及主从设备通信。 2 2c 5 4 x 系列芯片结构 t m s 3 2 0 c 5 4 x 系列d s p 是为实现低功耗、高性能而设计的定 点d s p 芯片m 】【1 6 】 1 7 i i “，主要应用在通信系统和消费类电子产品方 面。该芯片的内部结构及指令系统都是全新设计的，它的主要特 点是： ( 1 ) 运算速度快。指令周期为2 5 2 0 1 5 1 2 5 1 0 6 2 5 n s ，相应的运 算能力为4 0 5 0 6 6 8 0 1 0 0 1 6 0 m i p s 。其中t m s 3 2 0 v c 5 4 1 6 指令周 期为6 2 5 n s 。 ( 2 ) 优化的c p u 结构。c 5 4 x 内部有1 个4 0 位的算术逻辑单元， 2 个独立的4 0 位的累加器，1 个1 7 1 7 位的乘法器和1 个4 0 位的 桶形移位器，4 条内部总线和2 个地址产生器。另外，内部还集 成了维特比加速器和指数编码器。 ( 3 ) 低功耗方式。t m s 3 2 0 c 5 4 x 的主要特点是低功耗，可以在 3 3 v 或2 7 v 下工作，有三个低功耗方式：i d l e l ，i d l e 2 , i d l e 3 指令，可以节省d s p 的功耗，所以，t m s 3 2 0 c 5 4 x 特别适合无线 移动通信设备。 ( 4 ) 智能外设。除了标准的串行口和时分复用( t d m ) 串行口外， 还提供了自动缓冲串行口b s p ( a u t o - b u f f e r e ds e r i a lp o r t ) 和与外部 处理器通信的h p l ( h o s tp o r ti n t e r f a c e ) 接口。b s p 可提供2 k 字数 据缓冲的读写能力，降低处理器的额外开销，当指令周期是6 2 5 n s 时，b s p 的最大数据吞吐量为1 6 0 m b i t s ，即使在i d l e 方式下， b s p 也可以全速工作。h p i 可以与外部标准的微处理器直接接口 2 6 2 7 2 9 1 。 2 3t m s 3 2 0 v c 5 4 16 结构 本文采用的t m s 3 2 0 v c 5 4 1 6 t 2 】【4 7 1 处理器在本系列中处于先进 水平。它的程序r o m 为1 6 k 字，1 2 8 k 字r a m ，包括6 4 k 字双存 取r a m ( d a r a m ) ，1 个并行口，3 个多通道缓冲串口，设各电压 3 3 v ，核心电压1 6 v ，指令周期为6 2 5 n s ，提供了符合i e e e l 4 9 1 边界扫描逻辑接口标准的片七边界扫描仿真逻辑。v c 5 4 1 6 与该系 列中其他芯片的具体比较详见表2 1 ： 表2 - 15 4 x 系列芯片配置比较 c 5 4 x指令周期工作片内片内串行口b s ph p i 型号 ( n s )电压( v ) r a mr o m ( 字) ( 字) c 5 4 i2 0 ，2 55 ，3 3 1 3 05 k2 8 k 2 个标准口 c 5 4 52 0 _ 1 2 53 3 3 o6 k4 8 k 1 个标准口 lh p l 8 c 5 4 62 0 2 53 3 3 06 k4 8 k 1 个标准口l v c 5 4 9l 。1 2 5 1 53 3 也53 2 k1 6 k1 个1 i ) m 口2 h p l 8 v c 5 4 0 2l o3 3 1 81 6 k4 k2 个m c b s p2 h p l 8 v c 5 4 1 66 2 53 3 1 61 2 8 k1 6 k3 a m e b s p h p l l 6 由上表可见，t m s 3 2 0 v c 5 4 1 6 具有运算速度快，内部存储空 问大，外部接口性能好等优点。所以本系统选择了技术上比较先 进。价格可以接受的v c 5 4 1 6 作为硬件开发对象。下面结合v c 5 4 1 6 的实际情况，介绍一下v c 5 4 1 6 的体系结构，并重点介绍v c 5 4 1 6 内存分配。 2 3 1t 3 2 0 v c 5 4 16 体系结构 毯随值瑾蕊氆a 盥煦毽 喇m il 髂l l 瀚i ”g r i l 韭墓主 ：* i ”，m 一篇氆。“i 翻= i 朔一 - 马一_ 、1 一 飘 1 t 一 t z - k _ r - - _ - _ _ _ 皇旺 卜丁t 麓 - 碡盯r 百芮 习：氅- j - 阑j = l 坚产 啊 憾回- 图2 - 3t m s 3 2 0 v c 5 4 1 6 总体框图 图2 3 给出了v c 5 4 1 6 的总体框图。t m s 3 2 0 v c 5 4 1 6 采用改进 的哈佛结构，高级多总线结构，三条独立的1 6 位的数据存储器总 线，一条1 6 位程序存储器总线，1 6 位数据总线接口，2 3 位地址 总线接口，数据总线具有总线保持特征，最大允许寻址8 m x l 6 位 的程序空间。4 0 位a l u ( 包括两个4 0 位的累加器和一个4 0 位的 桶形移位器) ，1 7 1 7 位的并行乘法器允许单周期m a c 指令的执 行，c s s u 加速器，指数编码器可在单周期内计算4 0 位累加器中 的指数值。存储器块移动指令可以更好地管理程序空间和数据空 间，支持长字指令操作，和并行操作指令。支持 i d l e l ，i d l e 2 ，i d l e 3 指令芯片更加省电，支持从中断快速返回和 条件执行指令。支持i e e e l l 4 9 1 边界扫描测试逻辑( j t a g ) 。设 备电压+ 3 3 v 供电，核心电压+ 1 6 v 。 2 3 1t m s 3 2 0 v c 5 4 16 的总线结构 v c 5 4 1 6 体系结构由8 条主要的1 6 位总线( 4 条程序数据总线 和4 地址总线1 构成，其中： 程序总线( p b ) ：从程序存储器装载指令码和立即操作数。3 条 数据总线( c b ，d b ，e b ) ：负责将片上的各个不同的部分相互连接， 例如c p u ，数据地址产生逻辑，程序地址产生逻辑，片上外设和 数据存储器。其中，c b 和d b 从数据存储器读取操作数。e b 把 操作数写到数据存储器。4 条地址总线( p a b ，c a b ，d a b ，e r a ) ： 负责装载指令执行所需要的地址。 p b 能加载保存于程序存储空间的操作数( 如系数表) 到乘法器和 加法器进行乘累加操作或利用数据移动指令( m w d 和r e a d a ) 把 操作数移动到数据存储空间的目的地址中。这种性能，与双操作数 读取的特性一起，使5 4 1 6 支持单周期三操作数指令。5 4 1 6 还有一 条双向的片上总线用于访问片上外设。这条总线轮流使用d b 和e b 与c p u 连接瞰i 。 2 3 2t m s 3 2 0 v c 5 4 1 6 的存储器组织 v c 5 4 1 6 存储器被组织进三个独立的可选择的空间：程序存储 空间、数据存储空间年1 ：1 i 0 空间。 数据存储器最大寻址空间位6 4 k 字，当地址访问在边界以内时 d s p 自动产生片内访问，访问地址超出数据存储器边界后自动产 生片外访问。 v c 5 4 1 6 的程序空间最大可寻址到8 m 字。片内的r a m 年f l r o m 单元可以被软件重新定位到程序空间。当这些r a m r o m 单元被 定位到程序空间以后，访问地址在这些单元边界以内时，产生片 内访问，否则，产生片外访问。t m s 3 2 0 v c 5 4 1 6 的程序空间最大 可扩展为8 m 字，d s p 的也提供了额外的支持，包括2 3 根地址线而 不是通常的c 5 4 x 的1 6 位地址总线，增加了一个存储器映射寄存器 x p c 用以指明所选定的页数，增加了六条指令来支持扩展寻址。 v c 5 4 1 6 的i 0 空间为6 4 k 字，i 0 空间均在片外。可以通过两条 指令对其进行( 输入指令p o r t r f f b 输出指令p o i 盯w ) 对i 0 空间进行 寻址。 v c 5 4 1 6 片内r a m 包括6 4 k 1 6 b i t 单存取随机存储器( s r a m ) 和5 4 k 1 6 b i t 双存取随机存储：i 器：( d a r a m ) 。其中，v c 5 4 1 6 所采用 的片上双存取访问岬劓王枷) 被组织在8 个8 k 1 6 b i t 的块上， 因为每+ d a r a m 块能够在每个机器周期中被访问两次，结合并 行的体系结构，使得v c 5 4 1 6 得以在一个指定的周期内完成四个并 发的存储器操作：一个取指令操作、两个数据读操作和一个数据 写操作。d a r a m 分成两个部分，四块d a r a m 被定位在数据存储 空间上的0 x 0 0 8 0 - 0 x t f f f 处，通过对o v l y 为的设置可将其映射进 程序，数据存储空间中。另外四块被定位在程序存储空间上的 1 8 0 0 0 1 1f f f f h 处。、，c 5 4 1 6 的s r a m 也被分成8 个8 k 字的块，这些 块分别定位在数据和程序存储空间的2 8 0 0 0 - 2 f f f f h 和3 8 0 0 0 h - 3 f f f f h 处。 t m s 3 2 0 v c 5 4 1 6 的片内r o m 为1 6 k 1 6 b i t ，r o m 只能配置到程序 空间，片内r o m 也支持b o o t l o a d e r 。如果m p m c 弓i 脚在硬件复 位时为低电平，那么系统将从片内r o m 的f f 8 0 h 处开始执行。 v c 5 4 16 提供了三个控制位用于在存储空间中配置片上存储器， 利用这三个控制位可以设置片上存储器怎样配置到不同存储空 间，并指定是配置到程序存储空问还是数据存储空间。以上通过 设置处理器模式状态寄存器( p m s t ) 中的状态位，可以进行调整： ( 1 ) m p m c ：当此位是1 时，禁止片上r o m 配置到v c 5 4 1 6 的程序存储空间中，即微处理器模式；当此位是0 时，允许片上 r o m 配置到v c 5 4 1 6 的程序存储空间中，即微计算机模式。 ( 2 ) o v l y ：当o v l y = i 时，片上d a r a m 0 3 配置到程序和数 据存储空间中。当o v l y = 0 时，片上d a r a m 0 3 仅配置到数据 存储空间。 ( 3 ) d r o m ：当d r o m = 1 时，片上d a r a m 4 7 块配置到数据 存储空间。当d r o m - - 0 时，片上d a r a m 4 7 块不配置到数据存 储空间。d r o m 与m p m c 状态无关。 2 3 3t m s 3 2 0 v c 5 4 1 6 的片上外围 v c 5 4 1 6 d s p 片上具有丰富的外围接口，可以很方便地应用在 各种嵌入式处理场合。它有一个软件可编程等待状态发生器 ( s w w r ) 、一个主机接口h p l 8 1 6 、三个多通道缓冲串口、一个1 6 位的硬件定时器、一个片内可编程p l l 电路，6 通道d m a 控制 器以及一个加强的外部并行接口( x i 0 2 ) 。 2 4d s p 发展趋势 d s p 处理器发展的趋势是结构多样化，集成单片化，开发工具、 评价体系更趋完善1 1 2 】f 2 们。v l i w 结构、超标量体系结构和d s p m c u 混合处理器是d s p 结构发展的新潮流。v l i w 和超标量结构能够 获得很高的处理性能。d s p m c u 混合可以简化应用系统设计，降 低体积和成本。 高性能通用处理器( g p p ) 借用了d s p 的许多结构优点，其浮点 处理速度比高档d s p 还要快。高性能g p p 一般时钟频率为 2 0 0 5 0 0 m h z ，具有超标量、s i m d 结构，单周期乘法操作，良好 的存储器带宽，转移预测功能，g p p 正在涉足d s p 领域。但由于 g p p 缺乏实时可预测性，优化其代码困难，同时有限的工具支持， 高功耗等问题，g p p 目前在数字信号处理领域中的应用还有限。 将高性能g p p 与d s p 进行混合，形成专用的嵌入g p p ，如 h i t a c h i 的s h d s p , a r m 的p i c c o l o ，s i e m e n s 的t r i c o r e 。嵌入g p p 保留原