（电路与系统专业论文）ddrⅡ+sdram控制器设计实现.pdf

d d r i is d r a m 控制器设计实现电路与系统2 0 5 1 1 1 1 9 陈肯 摘要 近年来，随着通信、计算机和多媒体技术的日益进步，对大数据流的存储和 处理提出了更高的要求。d d r i is d r a m 作为第二代d d r 技术，已经广泛地应 用在各个领域，极大地满足了系统存储的需求，对于它的控制器的研究已经成为 熟点，是相当有意义和价值的。 本文中设计的d d r i is d r a m 控制器负责连接系统和外接的内存，根据系统 的要求访问d d r i is d r a m 内存，读写数据。控制器设计代码量较大，在d a t ap a t h 上存在多路数据调度，多命令调度和多时钟域问题，其设计的好坏在后期的频率 提升、兼容性测试和性能验证中被证实有很大的影响。从频率和性能角度出发， 本次设计的d d r i is d r a m 控制器，将d d r i i 内存内部的b a n k 读写信息变为可 见，地址映射以b a n k 地址为低地址，控制时序不用状态机而改用移位寄存器， 在考虑其功能的正确性同时，实现跨命令时序优化，提高了控制器频率，避免了 逻辑路径延时太大，达到了较高的带宽利用率和性能。同时为保证在整合到系统 中时，控制器能稳定工作，详细分析了控制器采集数据的时序窗口，在d a t a p a t h 上实现了延迟可配置性。并且加入了低功耗模块的设计，在d d r i i 内存长时间 不被访问时，控制器会自动使内存进入低功耗模式，减少了功耗。 本文首先介绍了d d r i is d r a m 的工作时序特性与d d r i i s d r a m 控制器的 功能、要求，然后例举了目前业界的较为普遍的设计架构，提出了本次的设计方 安，详细阐述了d d r i is d r a m 控制器设计实现与验证，并与a l t e r a 公司的控制 器m 进行了性能与带宽的分析和比较，证明本次设计的性能要略优于a l t e r a 公 司的控制器m ，达到了较高的水平。 关键词：d d r i is d r a m 控制器性能带宽调度移位寄存器 d d r i is d r a m 控制器设计实现 电路与系统2 0 5 1 1 1 1 9 陈肯 a b s t r a c t n o w a d a y s , a st h et e c h n o l o g yo fc o m m u n i c a t i o na n dm u l t i m e d i ad e v e l o p i n gf a s t , i ti sm o l e a n dm o r ei m p o r t a n tf o rm e m o r yt e c h n o l o g y d d r i is d r a ma sn 壕s e c o n dg e n e r a t i o no fd d r m e m o r yt e c h n o l o g ya l r e a d yb eu s e dw i d e l y , s a t i s f i e st h er e q u i r e m e n to ft h es y s t e mg r e a t l y t h e r e s e a r c ha n di m p l e m e n to f d d r l ls d r a mc o n t r o l l e ri sm a k i n gs e n a n dv a l u a b l e d d r i is d r a mc o n t r o l l e ri np a p e ra c t sa sa ni n t e r m e d i a t es t a g eb e t w e e nt h es y s t e ma n d e x t e r n a ld d r i im e m o r y i t sp r i 劬r yr e s p o n s i b i l i t yi st oa c c e s sd d r i is d r a mm e m o r y c o t d i n gt os y s t e m sr e q u i r e m e n t t h ea m o a n to fc o d i n gi sq u 钯b i g , e s p e c i a l l yi nt h ed a t ap a t h w h i c he x i s 乜t h ep r o b l e mo f a r b i t r a t i n gm u l t i p a l l id a t aa n dc r o s s i n gm u l t i p l ec l o c kd o m a i n s ，t h e d i g na r c l l i t e o t u r ei sa p p r o v e dt oh a v i n gb i gi n f l u e n c eo i lt h ep e r f o r m a n c e f r o m t h ep e r f o r m a n c e a n df r e q u e n c ys t a n d p o i n t , m a l 【i i l gd d r i im e m o r yi n t e r n a lb a n kr e n da n dw r i t ei n f o r m a t i o nv i s i b l e , s e t t h 鸩b a n ka d d r e s sa sl o wa d d r e s sa n dc h o o s i n gs h i f t e rt oc o n t r o la l lt h et i m i n gs e q u c e , t h i s d e s i g nr e a l i z e sc o m m a n dd i s p a t c hm e c h a n i s mt i m i n go p t i m i z a t i o n , i m p r o v e sp e r f o r m a n c ea n d b a n d w i d t hu s a g e t h i sd e s i g na n a l y z e st h et i m i n gw i n d o wi nd e m f lw h e n p l u 衄d a t aa n d m a k e st h ed a t ap a t hd e l a yc o n f i g n r a b l e ，t oi m p r o v et h em b i l i t yj i i t e 掣a l e di ns y s t e m , 戤l da d d sa p o w e rd o w n c o n t r o lm o d u l ei nt h ed e s i g n , w h i c hw i l ls e td d r i im e m o r yi n t op o w e rd o w nm o d e t od e c r e a s ep o w e ra s s u m p t i o nw h e nt h ee x t e r n a ld d r i im e m m f ，, n o tb ea c c e s s e df o rl o n gt i m e t h i st h e s i sf i r s ti n t r o d u c e sd d r i i s d r a mw o r k i n gt i m i n gc h a r a c t e r i s t i c sa n di t sc o n t r o l l e r f u n c t i o n a la n dt i m i n gr e q u i r e m e n t , t h e nb u i l d sd d r i i s d r a mc o n t r o l l e ra r c h i t e c t u r e , d e s c r i b e s i m p l e m e n t a t i o na n dv e r i f i c a t i o ni nd e t a i l f u t t b e r , t h et h e s i sc o m p a r e st h ec o n t r o l l e rw i t ha l t e m c o m p a n y sd d r l l s d r a m c o n t r o l l e ri pe o r ei np e r f o r m a n c ea n db a n d w i d t hu s a g e , w h i c hp r o v e s t h e p e r f o r m a n c e f o r d e s i g n t o b ea l i t t l e b e t t e r t h a n a l m r a c o n t r o l l e r i p , a c h i e v e a q u 沁l l i 曲l e v e l k e y w o r d s ：d d r i is d r a mc o n t r o f l e rp e r f o r m a n c ed i s p a t c h s h i f t e r p i f i e l i n e d d r i ! s d r a m 控制器设计实现电路与系统2 0 5 1 1 1 1 9 陈肯 图表目录 图表ld r a m 单元结构图。 图表2 d r a m b a n k 结构图 图表3 t r c d 时序示意图 图表4 c l 时序示意图 图表5 d q s 时序示意图 6 7 9 1 3 1 3 1 4 1 4 1 5 1 5 图表6 d d r l l s d r a m 差分d q s 时序图 图表7s d rd r a m , d d rs d r a md d r i is d r a m 时序特性比较 图表8 l o a d m o d e 命令时序图 图表9b a n k a c t i v a t e 时序图 图表1 0 w r i t e t o r e a d 时序图 图表1 1w r i t et op r e c h a r g e 时序图 图表1 2 r e a d t o w r i t e 时序图 图表1 3r e a dt op r e c h a r g e 时序图 图表1 5s e l f - r e f i e s he n t r ys e l f - r e f i e s he x i t 时序图。 图表1 6p o w e rd o w ne n t r yp o w e rd o w ne x i t 时序图 图表1 7d d r i is d r a m 控制器设计框图 图表1 8d d r i i s d r a m 控制器所在系统框图 图表1 9d d r i i s d r a m 控制器设计整体框图 图表2 0 地址排列方案一示意图 图表2 l 地址捧列方案二示意图 图表2 2 地址排列方案三示意图 图表2 3 时钟控制模块结构框图 1 6 1 7 1 8 2 1 。2 4 2 4 。2 4 图表2 4 初始化状态机结构图。 图表2 5d d r i i s d r a me x t e n d e dr e g i s t e r 地址映射图 图表2 6d d p d i s d r a mr e # m r 地址映射图 图表2 7p o w e rd o w ne n t r ya n de x i t 时序图 图表2 8 低功耗控制状态机 图表2 9d d r i i s d r a m 读数据时序图 图表3 0 方案一d d r i is d r a m 命令控制状态机 图表3 l 方案二d d r i is d r a m 控制器状态机 图表3 2 连续访问d d r i is d r a m 两个b a n k 时序图 图表3 3 冲突例一 图表3 4 冲突例二 图表3 5 冲突例三 图表3 6d d r i i s d r a m 操作模式 图表3 7 读写允许信号时序图一 图表3 3 读写允许信号时序图二 图表3 9d d r i i s d r a m 控制器时序图 图表4 0d q sp o s t a m b l ea n dp r e a m b l e 时序图 图表4 l 误采保护电路时序图 3 8 3 9 筋；号”勰力”弱撕撕拍 d d r l ls d r a m 控制器设计实现 电路与系统2 0 5 1 1 1 1 9 陈肯 图表4 2 写数据时d q 生成框图 图表4 3 写数据时d q s 生成框图 图表4 4 d q 与d q s 读写时序图 图表4 5 读数据d q 与d q s 生成框图 图表4 6 读数据时序图 4 1 4 1 4 1 4 2 图表4 7 数据采集窗口时序图 图表4 8 时序分析示意图 图表4 9 a l t e r as t r a t i x l ie p 2 s 9 0f p g a 资源表 图表5 0d d r _ _ c l k 分析表 图表5 1d q _ o u t _ c l k 分析表 图表5 2x i l i n xd d r i i s d r a m m 控制器c o r e 资源使用表 图表5 3a l t e r ad d r i l s d r a m 控制器c o r e 资源使用表 图表5 4s y n p l i f yp r o 关键路径分析表 图表5 5s y n p l f y 综合结果中d d r i i s d r a m 控制器关键路径示图 图表5 6q u a r t u s l l 综合结果中d d r i i s d r a m 控制器关键路径示图 图表5 7 复制寄存器前的即若构框图 图表5 8 复制寄存器后的框图 图表5 9 c a b 测试框图 图表6 0b i s t 测试基本框图 图表6 1 m 阶l f s r 框图 图表6 2 “阶l f s r 设计框图 图表6 3 单次操作性能比较 图表“多次操作性能比较 v 舵“拍褐诣的的鲫甜。i勉弱鼹鼹转n d d r i is d r a m 控制器设计实现 电路与系统2 0 5 1 1 1 1 9 陈肯 表格目录 表格1d d r i is d r a m 命令真值表 表格2d d r i is d r a m 时钟使能信号真值表 表格32 g x 8d d r i is d r a m 地址映射 表格41 g x 8d d r i is d r a m 地址映射 表格55 1 2 m x 8d d r i is d r a m 地址映射 表格62 5 6 m x 8d d r i is d r a m 地址映射 表格75 1 2 m x l 6d d r i is d r a m 地址映射 表格8i g x l 6d d r i is d r a m 地址映射 表格92 g x l 6 d d r i is d r a m 地址映射 表格1 0d d r i i s dm 5 3 3 典型时序参数 v i n他孙孔孔”孔弛弛” d d r i is d r a m 控制器设计实现 电路与系统2 0 5 1 1 1 1 9 陈肯 1 绪论 1 1 内存的发展 近十年来，随着多媒体技术、通讯技术相结合的信息时代的快速发展，c p u 处理速度迅速提高和互联网的广泛应用，对内存的速度和各方面的性能的需求迅 速增加。而s d r a m 由早期的6 6 m h z ，发展到后来的1 0 0 m h z ，1 3 3 m h z ，t 作频 率已经到了极限，成为了系统性能的瓶颈。到2 0 0 1 年，d d r ( 双倍数据率) 技 术开始兴起，在时钟上下边沿各传输一次数据，使得数据率为s d r a m 的两倍， 频率也提高到2 0 0 m b z ，在提升性能地同时又不造成能耗的增加。 但随着c p u 计算速度的进一步提高，仅靠提高频率来提升带宽的d d r 技术 也开始力不从心。来到2 0 0 3 年底，d d r i i 技术开始进入人们的视线。d d r i i 技 术是d d r 技术的进一步发展，在保持上下边沿都传输数据的基本方式外，可以 将频率提升到4 0 0 m h z ，也就是8 0 0 m h z 的数据率，具有四倍预取能力，能以控 制总线的四倍频率工作，又降低了工作电压，极大的提升了内存的性能，也进一 步提升了系统的性能。目前d d r i is d r a m 已经被广泛运用在各个邻域。 1 2d d r i i s d r a m 控制器研究目与意义 随着内存d d r i i 技术广泛的应用，如何更好的控制片外d d r i is d r a m 的 读写，使之达到最大的带宽利用率，如何尽可能的相对降低读写数据的延迟，隐 藏读写命令发送到接受数据之间的l a t e n c y ，已经成了各大芯片厂商，各大f p g a 供应商的争相研究的热点。由于d d r i is d r a m 最高频率达到4 0 0 m h z ，在如此 的高频下在时钟上下边沿稳定读写数据也成了最大的难题之一设计d d r i i s d 融m 控制器设计不仅要非常了解d d r i i3 - 作特性，时序要求而且整个过程覆 盖前端设计，前端验证，综合，t i m i n g 分析，布局布线及f g p a 调试，是一个很 有挑战性的研究方向，也很有现实意义。在设计优化的同时既要考虑不同频率的 兼容性，又要考虑不同类型m e m o r y 的兼容性，还需考虑板上走线，对个人能力 来说是一个很好的锻炼。此次将d d r i i 控制器的设计作为研究生毕业论文，不 仅是对一年来所学知识的归纳与总结，更是对自己的肯定，通过这次设计让我对 i c 领域有了真切的体会，在项目中锻炼提高自己，在实践中使理论更好的得到 应用。 d d r i is d r a m 控制器设计实现电路与系统2 0 5 1 1 1 1 9 陈肯 1 3 本文完成的工作及解决的问题 本文在参考了大量d d r i i s d r a m 控制器的设计文档后，根据d d r i i s d r a m 的工作时序特点，选用a l t e r a 公司s t r a t i xi i 系列f p g a 为平台，实现 d d r i i s d r a m 控制器的设计( 用v e r i l o g 语言实现) ，支持d d r i is d r a m 所规定 的读写数据操作，在此基础上对命令执行时序与地址排列进行了优化，力求达到 更好的性能，工作频率达到2 6 7 m h z ，带宽利用率达到6 0 左右，并对本次设计 的控制器进行了多种方式的验证和测试，例如c a b 验证、b i s t 验证等。与a l t e r a 公司的d d r i i s d r a m 控制器坤进行了性能与带宽利用率的比较，在大多数情 况下，本次设计在性能和带宽方面优于a l t e r a 公司的控制器，也证明了本次设计 是成功的。 本次设计的主要创新点： 夺将d d r i is d r a m 内部b a n k 开放，在每一时刻显示哪一个b a n k 可读( 写) ， 并在地址排序时将b a n k 地址排到低几位，这样的话在大数据量读写时，会 依次访问不同的b a n k ，因为不同b a n k 进行相同操作所需的时间间隔是最少 的，而同一b a n k 进行不同操作所需的时间是最长的，从而能在相同的读写 时间窗口最大限度的实现流水线操作，提高读写数据效率和带宽利用率唯一 的不足是这样设计可能会在一定程度上复杂了接口逻辑，但总的来说是利远 大于弊的。 放弃利用d d r i i s d r a md a t a s h e e t 上多状态的状态机来控制命令执行的方 式，而使用移位寄存器来分别控制d d r i i 内存中的每一个b a n k 的读写操作， 这样既提高了频率，又节约了资源，而且使控制结构更加清晰。 1 4 章节安排 本文以f p g a 为平台，设计实现了d d r i i s d r a m 控制器，并对性能和带宽 利用率做了优化，全文共分为七章：第一章为绪论，在第二章对d d r i is d r a m 地基本时序特征做了介绍和分析。第三章：对d d r i i s d r a m 控制器地功能进行 了介绍，与目前业界的控制器疋相比较，提出了本次设计的要求和指标。进而 在第四章详细介绍了d d r i i s d r a m 控制器的设计实现，从整体架构到具体模块， 详细分析设计对性能的影响。第五章与第六章分别阐述了综合与验证，着重介绍 了c a b 验证和b i s t 验证。第七章在前几章的基础上，将本次设计与业界的控 制器m 在性能上加以比较。最后，给出了总结与展望。 2 d d r i is d r a m 控制器设计实现 电路与系统2 0 5 1 1 1 1 9 陈肯 2d d r i is d r a m 介绍 2 1s d r a m 、d d rs d r a m 、d d r i is d r a m 比较 内存发展至今从s d r a m 到d d rs d r a m 到d d r i is d r a m ，在继承前一 代内存技术的基础上加以发展，除了在频率、容量和性能上有很大的提高外，很 多的工作方式，时序要求都有很大的改变。由于这种技术上的继承关系，在介绍 d d r i s d r a m 之前首先介绍s d r a m 及d d r s d r a m 的特点，进而可以明显看 出d d r i is d r a m 的优点和特性。 2 1 1s d r a m 特点介绍 s d r a m ( 同步随机存储器) ，s d r a m 将c p u 与r a m 通过一个相同的时钟 锁在一起，使r a n 和c p u 能够共享一个时钟周期，以相同的速度同步工作。 数据的读写只在时钟上边沿进行。下图为基本d r a m 单元的结构： 图表1d r a m 单元结构图 很多d r a m 基本单元连接到同一个列线( r o wl i n e ) 和同一个行线( c o l u m n l i n e ) ，组成了一个矩阵结构，这个矩阵结构就是一个b a n k ，如下图所示 3 d d r i is d r a m 控制器设计实现电路与系统2 0 5 1 1 1 1 9 陈肯 图表2d r a mb a n k 结构图 大部分的s d r a m 芯片由4 个b a n k 组成，1 g b i t 的d d r i is d r a m 内存芯 片由8 个b a n k 组成。b a n k 的位宽就是芯片的位宽，当芯片在工作时，只有其中 的一个b a n k 被在工作。目前的内存条都是由内存芯片组成，一般分为8 芯片装 和1 6 芯片装两种类型。内存条的位宽为芯片的位宽之和，内存条在工作时，选 通的芯片均在工作，每个芯片传输的数据被并行的拼接起来，组成d i m m 条位 宽的数据，所以一般在描述s d r a m 芯片的类型时都是( 容量位宽b a n k 数) 。 在正常工作前，需要s d r a m 进行初始化，对其内置的工作模式寄存器加以 配置。初始化完成后，要想对一个b a n k 中的阵列进行寻址，首先就要确定行 ( r o w ) ，使之处于活动状态( a c t i v e ) ，然后再确定列。虽然之前要进行片选和 l - b a n k 的定址，但它们与行有效可以同时进行，b a n k 地址和行地址在a c t b a n k 时从地址线送入列寻址信号与读写命令是同时发出的。虽然地址线与行寻址共 用，但c a s ( c o l u m n a d d r e s ss t r o b e ，列地址选通脉冲) 信号则可以区分开行与 列寻址的不同，配合a 0 - a 9 ，a l l ( 本例) 来确定具体的列地址。列地址在w 时从地址线送入，在r a s 和c a s 需要保持一定的l a t e n c y ，称为t r c d ，是根据 芯片存储阵列电子元件响应时间( 从一种状态到另一种状态变化的过程) 所制定 的延迟。如下图所示： 4 d d r i is d r a m 控制器设计实现电路与系统2 0 5 1 1 1 1 9 陈肯 图表3 t r c d 时序示意图 在选定列地址后，就已经确定了具体的存储单元，剩下的事情就是数据通过 数据i o 通道( d q ) 输出到内存总线上了。但是在c a s 发出之后，仍要经过一 定的时间才能有数据输出，从c a s 与读取命令发出到第一笔数据输出的这段时 间，被定义为c l ( c a sl a t e n c y ，c a s 潜伏期) 。由于c l 只在读取时出现，所 以c l 又被称为读取潜伏期( r l ，r e a dl a t e n c y ) 。c l 的单位与t r c d 一样，为 时钟周期数，具体耗时由时钟频率决定。在c a s 后，如果是读数据，则需要再 等待c l 的时间，才能从d q 线上得到数据，如果是写数据则不需经过时延就能 将数据在d q 上传输，如下图所示： t o1 11 2t 31 4 睫x 厂 厂 厂 厂i _ - 3 图表4 c l 时序示意图 s d r a m 还引入了突发操作。突发( b u r s t ) 是指在同一行中相邻的存储单元 连续进行数据传输的方式，连续传输所涉及到存储单元( 列) 的数量就是突发长 度( b u r s tl e n g t h s ，简称b l ) 。在目前，由于内存控制器一次读写p - b a n k 位宽 的数据，也就是8 个字节，但是在现实中小于8 个字节的数据很少见，所以一般 都要经过多个周期进行数据的传输。上文讲到的读写操作，都是一次对一个存 储单元进行寻址，如果要连续读写就还要对当前存储单元的下一个单元进行寻 址，也就是要不断的发送列地址与读写命令( 行地址不变，所以不用再对行寻 址) 。虽然由于读写延迟相同可以让数据的传输在i o 端是连续的，但它占用了 大量的内存控制资源，在数据进行连续传输时无法输入新的命令，效率很低。为 此开发了突发传输技术，只要指定起始列地址与突发长度，内存就会依次地自动 对后面相应数量的存储单元进行读写操作而不再需要控制器连续地提供列地 5 = 一 一 。 黼 舢 毗 m倒 d d r i ! s d r a m 控制器设计实现电路与系统2 0 5 1 1 1 1 9 陈肯 址。这样，除了第一笔数据的传输需要若干个周期( 主要是之前的延迟，一般的 是瓜c 肛吒l ) 外，其后每个数据只需一个周期的即可获得。因为s d r a m 结构 简单，只能将数据保持很短的时间，为了保持内部数据，每隔一段时间都需要对 s d r a m 内部的每一行进行自刷新操作，工作时序时较为复杂。 2 1 2d d rs d r a m 特点介绍 d d r ，英文原意d o u b l ed a t ar a t e ，顾名思义双数据传输模式。它引入了差 分时钟对，在一个内存时钟周期中，在时钟上升沿时进行一次操作，在时钟的下 降沿时也做一次操作，所以在一个时钟周期中，d d r 则可以完成s d r a m 两个 周期才能完成的任务，理论上同速率的d d r 内存与s d r 内存相比，性能要超出 一倍。d d r 内存的频率可以用工作频率和等效频率两种方式表示，工作频率是 内存颗粒实际的工作频率，但是由于d d r 内存可以在脉冲的上升和下降沿都传 输数据，因此传输数据的等效频率是工作频率的两倍。d d r 一般可达到2 0 0 m h z ( 4 0 0 m h zd a t ar a te ) ，工作电压也从s d i 认m 的3 3 v 降至2 5 v 因为在时钟上下边沿都要传输数据，所以d d r 引入了d q s 线，作为实际上 读写数据时的时钟，d q s 也为三态线，如下图所示： 拍t lt 2 1 2 n订t 3 n c 搿 a ( ：o m m a k d i ) q s 图表5 d q s 时序示意图 写数据时，d q s 由d d r 控制器发送到d d rs d r a m ，理论上保持d q s 与 d d r 的时钟同频同相，写的数据要提前一定的时间，以保证写出去的数据能被 d d r s d r a m 所采到。读数据时，d q s 由d d rs d r a m 发送给d d r 控制器作 为采集数据的时钟，数据与d q s 边沿对齐。因为d d r 读写一次最少也能读( 写) 两次，在d d rs d r a m 中，突发长度只有2 、4 、8 三种选择，没有了随机存取 的操作( 突发长度为1 ) 和全页式突发，所以d d rs d r a m 引入了d m 数据掩 码，进行屏蔽，也是与读数据相同的操作。与此同时，在读写时的r a s 到c a s 的t r c d ，t c l 等时序参数也在s d r a m 的基础上进一步增加。而且写入延迟已 经不是0 了，在发出写入命令后，d q s 与写入数据要等一段时间才会送达。这 6 d d r l ls d r a m 控制器设计实现电路与系统2 0 5 1 1 1 1 9 陈肯 个周期被称为d q s 相对于写入命令的延迟时间( t d q s s ，w r i t ec o m m a n dt o t h ef i r s tc o r r e s p o n d i n gr i s i n ge d g eo f d q s ) 2 1 3d d r i is d r a m 特点介绍 d d r i i 最主要的特点是在内存模块速度相同的情况下，可以提供相当于 d d r 内存两倍的带宽。这主要是通过使外部时钟变成内部时钟一倍来实现，在 每次存取中处理4 个数据而不是两个数据。在同样的内部频率下，d d r i i 可以达 到更高的频率，目前可达到8 0 0 m h z d a t ar a t e 。工作电压从d d r 得到2 5 v 降至 1 8 v 。 等效频率的提升意味着传输率的提高，但并不代表延迟的缩短。d d r 内存 c l 已经悄然提升到了2 5 3 。现在d d r i i 的延迟将会更加高于d d r 内存。我 们在市场上买到的d d ri i 内存时序往往高达4 4 4 1 6 。在面对常规应用的内存 频繁小量读写时过高的延迟将会明显性能的拖后腿。 d d r i is d r a m 的可的集成度更加高，目前最高到4 g b i t 每片，但当容量变 为1 g b i t 以上时，b a n k 数由四变为八，各b a n k 之间工作的时序也发生了变化， 使得工作时序更加复杂，所以d d r i i s d r a m 增加了d q s # 线，使d a t as t r o b e 也 成为差分信号对，在频率较高时增加数据传输的稳定性，如下图d q s 虚线所示： 口_ - m m 囫e o t t - r t a m t 图表6 d d r i i s d r a m 差分d o s 时序图 除此之外，d d r i i 还有一些新的特性 o c d ( o f f - c h i pd r i v e r ) ；也就是所谓的离线驱动调整，d d ri i 通过o c d 可 以提高信号的完整性。d d ri i 通过调整上拉( p u l l - u p ) 厂f 拉( p u l l - c l o w n ) 的电 阻值使两者电压相等。使用o c d 通过减少d q d q s 的倾斜来提高信号的完整性； 通过控制电压来提高信号品质。 o d t ：o d t 是内建核心的终结电阻器。我们知道使用d d r s d r a m 的主板 上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制 造成本。实际上，不同的内存模组对终结电路的要求是不一样的，终结电阻的大 小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低但是信噪比 也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板 7 d d r i is d r a m 控制器设计实现屯路与系统2 0 5 1 1 1 1 9 陈肯 上的终结电阻并不能非常好的匹配内存模组，还会在一定程度上影响信号品质。 d d r 2 可以根据自已的特点内建合适的终结电阻，这样可以保证最佳的信号波 形。使用d d r 2 不但可以降低主板成本，还得到了最佳的信号品质，这是d d r 不能比拟的。 p o s t c a s ：它是为了提高d d r i i 内存的利用效率而设定的。在p o s t c a s 操 作中，c a s 信号( 读写命令) 能够被插到r a s 信号后面的一个时钟周期，c a s 命令可以在附加延迟( a d d i t i v el a t e n c y ) 后面保持有效。原来的t r c d ( r a s 到 c a s 和延迟) 被a l ( a d d i t i v el a t e n c y ) 所取代，a l 可以在0 ，l ，2 ，3 ，4 中 进行设置。由于c a s 信号放在了r a s 信号后面一个时钟周期，避免了大量a c t 和c a s 信号产生碰撞冲突的情况【l j 。 2 1 4d d r i is d r a m 与d d rs d r a m 对比 在性能上d d r 技术远远领先与s d r 技术，所以主要比较d d r 与d d r i i 的特性。由上三个小节得描述可知d d r i i 与d d r 都有时钟的上下边沿各传输一 次数据，都有预取性能等。但也有很多的不同，首先d d r i is d r a m 在频率上可 以达到4 0 0 m h z 甚至8 0 0 m h z ，远高于d d r 得2 0 0 m h z 。而且d d r us d r a m 的 内外工作频率相分离，使外部的数据传输速率为内部时钟频率的四倍，从而可以 更方便的提升d d r i is d r a m 的工作频率。d d r i is d r a m 的可集成度更高，目 前最高到达4 g b i t 单芯片。具有四倍预取性能，在d d r 两倍预取的基础上增加 了一倍，b u r s t 操作至少为4 个字连续读写。另外p o s tc a s ( 前置c a s ) 的引进， 使得d d r i is d r a m 命令分步执行带来的冲突的几率大大减少，在一定程度上简 化了对d d r i i s d r a m 的控制，这是d d r i i 技术对d d r 技术的一个重大的发展。 在d d r i is d r a m 中增加了d d r 技术不具有的o d t 和o c d 技术，使得在系统 继承使不需要在板子上增加额外的终结电阻，不但避免了终结电阻不匹配的风 险，提高了信号完整性和稳定性，这是d d r 所不具备的。另外d d r i is d r a m 的工作电压也从d d r 的2 5 v 降低为1 8 v ，在密度增加的情况下又降低了功耗。 d d r i is d r a m 还提供了差分d q s 线，可以进一步提高数据传输的稳定性。 下图为三种内存的时序比较i l l l 2 j ： 8 d d r i is d r a m 控制器设计实现电路与系统2 0 5 1 1 1 1 9 陈肯 图表7s d rd r a m d d rs d r a md d r i is d r a m 时序特性比较 2 2 未来的发展趋势 内存技术日新月异，d d r i i 技术已经广泛运用，取代了s d r 和d d r 技术。 预计到2 0 0 7 年底，d d r i i i 技术也将面世，从d d r i 到d d r i i ，容量和速率都有 很大的提高，每片芯片容量高达4 g b i t ，速度可达4 0 0 m h z ，数据速率可达 8 0 0 m h z ，但同时也大大增加了相对延迟，所以也是一把双刃剑。这就需要在 d d r us d r a m 控制器方面有更大的性能提高，不单是要能稳定工作在更高的频 率，而且随着延迟的不断增大，如何更好的隐藏读写数据所需的延迟，包括隐藏 b a n k 开关延迟，周期性刷新延迟已经越来越成为衡量一个d d r i i s d r a m 控制器 好坏的指标。 目前已经有媒体公布研制成工作频率高达8 0 0 m h z 的工d d r i is d r a m 芯 片，位宽也有进一步增加。d d r i t is d r a m 的产品也即将投入生产。内存的突 飞猛进也使系统整体性能大踏步的前进，也对其控制器的设计提出了更高的要 求。 9 d d r i is d r a m 控制器设计实现 电路与系统2 0 5 1 1 1 1 9 陈肯 3d d r i is d r a m 控制器介绍 3 1d d r i i s d r a m 控制器功能简介 随着d d r i i s d r a m 的广泛应用，如何设计出更好的控制器去控制对其的读 写已经成了研究的热点d d r i i s d r a m 控制器主要的功能就是要控制 d d r i i s d r a m 的读写操作，包括d d r i i s d r a m 所规定一些必要的操作 根据j e d e c 组织规定，d d r i is d r a m 主要有以下几种命令【1 】【2 1 ： l o a d m o d e b a n ka c t i v a t e w r i t e 慨f 绶6 a u t o p r e e h a f g e 夺r e a d - 6r e a dw i t ha u t o - p r e c h a r g e r e f r e s h 夺s i n g l eb a n kp r e e h a r g e 夺a l lb a n kp r e e h a r g e 夺n o o d e r a t i o n 夺d e v i c ed e s e l e c t 夺s e l f - r e f r e s he n t r y 夺s e l f - r e f r e s he x i t p o w e rd o w ne n t r y 夺p o w e rd o w ne x i t 下表为d d r i is d r a m 的命令真值表： l o d d r i is d r a m 控制器设计实现 电路与系统2 0 5 1 1 1 1 9 陈肯 骶 一一 啪 f u 蝴i辫 c s憔 ，0 髓 协 9 f 自目 瞳辟o a t e n t b x c v c 话c 帅 e 日嘲 m o d e i m t e f s e t hh l lll酗o p q e e e 心黼 r 田 hhlllhxxx x s e f r e f r e s h 脚 hllllhxxx x hxxx s e r f r e f r e 矗翻 lh xxxx lhhh 9 哦鼬拜h 呻 h h l lhl队xlx a # t i _ 岫 hhllhlxxh x b a n k c * 糯hhl hh队r o w 埘a w 糖 hhlhll融c 幻h 盯nlc d e 霸n v 她埘m a u t op ，8 瞻笋 hhlhll弘 c 4 咖m nhc 细k 婀 r e i nh h thl h弘c , e 粗m nlc d i m r e i n ，时i 舟 融 栅e h h l hlhb ( x mhc d 嚏m o f e m h - t hxlhhhxxxx d 融眺d e t e dh xhxxxxxxx hxxx 轴w o 确吖 hlxx xx l持hh hx xx 奢嘲甘d 口孵l ：通l hxxxx t hhh 表格1d d r i is d r a m 龠令真值表 所有的d d r i i s d r a m 命令都是通过时钟上升延的c s # ，r a s # ，c a s # ，w e 嘏# 表示低电平有效) 配合地址线来实现的，b u r s t 操作的最小单元是4 ，也就是说b u r s t l e i l g l h 为四的操作是不可以被其他的操作打断的。下表为时钟使能信号的真值表： d d r i ! s d r a m 控制器设计实现 电路与系统2 0 5 1 1 1 1 9 陈肯 c 喇! a h r n m d 嗡3 a c t i o n ( n 3 c 目e 嚏鬟瞻2 p r o t e u sc y 啦lc u r r e n to d e t r & g a s w e , c 5 n - 1 )州 llxl 矗嚏豳p r o v e r d o t a l p e w e r d o a n l ho e 鬟l j c t 曩n o pp o w e r d o t m 嘲 ll xg a i m a i n 鲥r e f r e s h 瀚r e f r e s h lh瑾玛b 脚l 唧s 0 群r e f r e s h e 斌 b 啦 a c l d e hlo e 囊重e c t o f n o pa c t r m r w d z v m 脚 hl笃b 研玎n o pp n s m a g e r w d o v m 嘶 l b e a t s