基于FPGA的激光扫描器驱动电路的研究可复制黏贴 优秀毕业论文.pdf

分类号 学号 m200972954 学校代码 10487 密级 硕士学位论文 基于 fpga 的激光扫描器 驱动电路的研究 学位申请人： 王伯庆 学 科 专 业 ： 物理电子学 指 导 教 师 ： 陈四海 教授 答 辩 日 期 ： 2011.12.29 a thesis submitted in partial fulfillment of the requirements for the degree of master of engineering laser scanner driving circuit research based on fpga candidate : wang boqing major : physical electronics supervisor : prof. chen sihai huazhong university of science adc_rd_n =1; adc_cs_n =0; adc_wr_n =1; 片选信号拉为低有效。 write_begin_ad adc_convst=1; adc_rd_n =1; adc_cs_n =0; adc_wr_n =0; 片选信号和写使能信号为低有效，同时给配置寄存器的幅值，选取通道 0。 write_end_ad adc_convst=1; adc_rd_n =1; adc_cs_n =0; adc_wr_n =1; 片选信号继续拉低，写使能信号拉高，为满足建立时间的要求，配置寄存器的 值继续保持。 write_wait_ad adc_convst=1; adc_rd_n =1; adc_cs_n =1; adc_wr_n =1; 片选信号拉高，写操作完成，配置寄存器的值清零，进入读等待状态。 start_ad adc_convst=0; adc_rd_n =1; adc_cs_n =1; adc_wr_n =1; 启动转换输入信号拉低，使写配置寄存器的值生效。 等待 tacq时间后，才能将 adc_convst 信号拉高，进入 wait_ad 状态。 36 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 续表 4-1 模数转换芯片控制时序的状态机说明 状态名称 状态说明 wait_ad adc_convst=1; adc_rd_n =1; adc_cs_n =1; adc_wr_n =1; 启动转换输入信号拉高，表示转换开始，进入等待转换结果的状态。 等待 tconv时间后，进入 read_ad 状态。 read_ad adc_convst=1; adc_rd_n =0; adc_cs_n =0; adc_wr_n =1; 在eoc_n信号有效时， 此时将片选信号和读使能信号拉低。 等eoc_n和eolc_n 均无效时， 进入 read_wait_ad 状态， 等待读取下一个通道的转换结果； 等 eoc_n 无效而 eolc_n 有效时，进入 quiet_ad 状态，当前一轮全部通道的读操作完成。 read_wait_ad adc_convst=1; adc_rd_n =1; adc_cs_n =0; adc_wr_n =1; 拉高读使能信号，等到 eoc_n 信号再次有效时，进入 read_ad 状态。 quiet_ad adc_convst=1; adc_rd_n =1; adc_cs_n =1; adc_wr_n =1; 拉高片选信号，等待 50ns 以上的时间后，进入 start_ad 状态。 由于 eoc_n 和 eolc_n 为 max1304 的输出信号，因此为了对控制波形进行仿 真，需要自定义一个模块，能够规律的输出 eoc_n 和 eolc_n 信号作为 fpga 控制 模块的输入，同时对配置寄存器的赋值输出也在该模块内完成。如图 4-5 所示，eoc 模块输出 eoc、eolc 以及 adc_data_out11.0做为 adc1304 模块的输入，adc1304 模块 再根据输入信号进行状态机的跳转， 输出对应的控制信号， 实现对 max1304 的控制。 在设计模块时，将 eoc 和 adc1304 作为顶层模块的子模块，在顶层模块 adc 中将这俩 个子模块相连，这也体现了 verilog hdl 自顶向下的设计思想。 图 4-5 max1304 的模块接口示意图 37 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 在对模块完成编译，排除语法错误之后，就可以开始功能仿真了。只需要自定 义时钟信号和复位信号， 就可以得到对应的功能仿真波形图。 仿真波形如图 4-6 所示， 该结果与设计的状态机一致，可以保证 adc 器件的正常工作。 图 4-6 max1304 功能仿真时序波形 4.3 数模转换模块的软件设计 在对数字信号进行处理之后，需要将数字信号转换为模拟信号输出，用来驱动 放大电路。作为系统的输出接口，数模转换芯片的时序控制是系统软件的重要组成 部分。 为了在上板调试前获得正确的时序控制波形， 必须对控制波形进行软件仿真。 参照数模转换模块芯片 tlv5619 的器件手册，可以对 tlv5619 的引脚进行时序仿 真。 4.3.1 数模转换芯片控制时序 tlv5619 作为系统的数模转换芯片，由于其只支持单通道的数模转换，而每个 扫描器镜片需要三个压电陶瓷驱动，因此系统配置了 3 块 tlv5619 以保证能够驱动 一块子镜。tlv5619 的写操作如图 4-7 所示，将片选信号 cs_n 拉低后，最短需要在 tsu(ce-we)（13ns）时间后才能将写使能信号 we_n 设为低电平。为了满足 tlv5619 建 立时间的要求，在 we_n 拉高前需要将写入的数据保持至少 tsu(d)（9ns）时间以上。 根据数据手册中 th(d)的最短时间为 0， 因此对保持时间没有要求。 在写操作完成之后， 38 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 只要 ldac_n 信号为低有效，tlv5619 就会将转换结果输出。 图 4-7 tlv5619 控制时序 4.3.2 数模转换芯片控制时序产生方案 为了产生 tlv5619 的控制时序，在用 verilog hdl 写代码时，同样采用有限 状态机的方案实现。由于 ldac_n 始终接地，因此在完成写操作的时序后， tlv5619 就会自动将转换结果输出，从而简化了时序控制方案。在 tlv5619 的控 制模块中，一共设置了四个状态对应于波形的不同时刻。如图 4-8 所示，四个不 同的状态机分别对应了数模转换芯片的写操作控制时序图。具体的状态机说明如 表 4-2 所示。 wait_da write _begi n_da write_da write _co_ da we d0-d11 cs ldac data 图 4-8 tlv5619 的控制时序状态机跳转图 39 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 表 4-2 数模转换芯片控制时序的状态机说明 状态名称 状态说明 wait_da dac_cs_n=1; dac_we_n =1; 等待状态，写使能和片选信号均为高, 10 个时钟之后进入到 write_da 状态。 write_da dac_cs_n=0; dac_we_n =1; 写操作准备状态，片选信号拉低，为了满足时序要求，写使能继续为高，3 个时钟之后进入到 write_begin_da 状态。 write_begin_da dac_cs_n=0; dac_we_n =0; data_out=12b100000000000; 写操作开始状态，片选信号和写使能信号均拉低，同时讲数字信号输出给 tlv5619，5 个时钟之后进入到 write_co_da 状态。 write_co_da dac_cs_n=0; dac_we_n =1; data_out=12b100000000000; 写操作完成状态，写使能信号拉高，片选信号拉低，数据线上的数据保持 不变，5 个时钟周期之后进入到 wait_da 状态。 在 tlv5619 的时序控制中，最重要的就是其片选信号和写使能信号的状态，同 时只要保证数据总线上的数据满足建立保持时间的要求，对于 tlv5619 的时序控制 就满足要求了，通过对 verilog 代码的编译，生成了如图 4-9 所示的 tlv5619 的模块 接口示意图。 图 4-9 tlv5619 的模块接口示意图 在对模块完成编译，排除语法错误之后，就可以开始功能仿真了。只需要自定 义时钟信号和复位信号， 就可以得到对应的功能仿真波形图。 时钟频率为 50mhz 时， 得到的功能仿真波形如图 4-10 所示，由图可知，接口信号的时序及其有限状态机的 状态与设计一致，完全满足控制时序的要求。 40 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 图 4-10 tlv5619 功能仿真时序波形 4.4 资源消耗分析 在对系统的软件设计完成后，除了验证其逻辑功能，还必须对软件设计消耗 fpga 内部的逻辑资源进行分析。 通过顶层模块将模数转换模块与数模转换模块进行 相连，排除语法错误后，利用 quartus 软件可以对详细分析软件设计占用 fpga 内 部的逻辑资源。如表 4-3 所示，软件系统一共消耗了 1029 个逻辑单元，占到总逻辑 单元的 7%；寄存器消耗了 857 个，占到总寄存器的 6%；共消耗 583 个组合功能， 占到总数的 4%；输入输出接口共消耗 31 个，占到可用输入输出口的 9%；存储资源 一共消耗 5504 比特，占到存储总量的 1%。 表 4-3 软件设计消耗 fpga 内部逻辑资源说明 资源类型 消耗数量 资源总量 消耗比例 逻辑单元 1029 15408 7% 寄存器 857 15408 6% 组合功能 583 15408 4% 输入输出接口 31 347 9% 存储资源 5504 516096 1% 4.5 本章小结 本章基于 verilog hdl 硬件描述语言设计了 fpga 的软件系统。在具体的实 现方案上， 首先根据自顶向下的设计思想将 adc 模块和 dac 模块的软件实现方案 41 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 分开设计，然后再在顶层模块中讲两者相连。在各个模块中，分别设计了合理的 有限状态机方案，实现了各个模块的逻辑功能。通过对各个模块的时序仿真，仿 真结果与器件手册的时序波形一致，从而验证了软件设计的正确性。最后还对软 件设计消耗的逻辑资源进行了分析，结果表明 fpga 完全可以满足软件系统的需 求。 42 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 5 系统上板调试与实验结果分析 在印刷电路板制作完成之后，将对应的电子器件进行焊接，随后就可以对系统 板进行硬件的测试工作了。在各个硬件测试完成之后，保证其都能够正常工作，就 可以将软件代码下载到 fpga 内部进行系统联调。 5.1 系统板的调试 系统板的硬件调试按照以下步骤进行，首先测试系统的时钟，保证系统板上能 够提供稳定且负载能力强的时钟信号。由于系统有多个供电模块，因此需要对各个 电源模块进行测试，保证电源模块能够提供稳定准确的供电电压。之后，就可以对 fpga 进行硬件上的验证了。 5.1.1 时钟模块的调试 系统时钟由 50mhz 的晶振提供，晶振采用贴片封装的形式，且时钟信号周围具 有地线做隔离。在做 pcb 设计的时候，将时钟信号通过测试点引出，系统上电后的 时钟信号波形如图5-1所示。 示波器测量时钟信号的幅值为260mv， 频率为51.5mhz， 误差在允许范围之内。 图 5-1 时钟信号波形图 43 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 5.1.2 电源模块的调试 由于系统需要多个电源芯片提供不同幅值的电平，因此需要保证各个电源模块 能够提供稳定准确的电平。 在做 pcb 设计的时候， 已经将各个电平通过测试孔引出， 这对于后续的调试过程是十分方便的。首先通过 24v 的外接电源给 24v 转 5v 的电 源模块供电，上电后，通过示波器的测试，电平值为 4.99v，满足系统要求。然后对 5v 转 3.3v 和 1.2v 电源模块进行测试，测试结果分别为 3.29v 和 1.21v，误差在允 许范围内。最后对 5v 转 2.5v 电源模块进行测试，测试结果为 2.49v，至此，电源 模块的测试均在误差允许的范围内，能够提供稳定准确的电平。 图 5-2 24v 转 5v 电源模块的测试电平 图 5-3 5v 转 3.3v 电源模块的测试电平 44 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 图 5-4 5v 转 1.2v 电源模块的测试电平 图 5-5 5v 转 2.5v 电源模块的测试电平 5.1.3 fpga 模块的调试 在确保时钟和电源模块正常工作后，就可以对 fpga 进行硬件上的功能验证了。 通过编写一段简单的代码，对 fpga 的某一个输入输出口进行赋值，再将该段代码 下载到 fpga 中，通过测试分配的输入输出管脚，测试结果表明输入输出管脚的电 平同代码赋值的相同，因此表示 fpga 可以正常工作。 5.1.4 模数转换和数模转换模块的调试 模数转换和数模转换模块是系统的重要组成部分。由于系统板具有一块 max1304 和 3 块 tlv5619 芯片，其数据线均为公用，因此在控制代码中，任意时 45 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 刻只能有一块芯片的片选信号有效，否则将造成数据总线的混乱。在本论文中，由 于并没有对扫描镜二维控制算法的研究，因此采用波形发生器产生三角波驱动波形， 再通过模数转换模块对三角波信号进行采集，采集的数据寄存在 fpga 内部的寄存 器中，随后通过控制 dac 模块，将寄存器中的数据转换为模拟信号输出即可，这样 一来便可以验证模数转换和数模转换模块的正确性，调试模块的框图和实物图如图 5-6 和 5-7 所示。 数模 转换 模数 转换 fpga 波形产 生模块 驱动电路系统板 示波器 图 5-6 数模转换和模数转换调试框图 图 5-7 数模转换和模数转换调试实物图 将模数转换和数模转换的代码进行整合时， 要注意 dac 的转换操作需要在 adc 完全采集之后才能进行，这里将有限状态机进行了整合，从而保证了 adc 和 dac 的工作顺序。其次就是由于数据线的公用，要分清楚对一块 adc 和三块 dac 的片 选信号的控制，在任意时刻，只能有一块芯片的片选信号有效，以免引起数据总线 的混乱。编译完成后即可在 quartus 中看到软件代码对应的门电路。该门电路主要 由数据选择器、d 触发器以及一些逻辑开关组成。在将模数转换和数模转换模块 verilog 代码下载到 fpga 中之后，可以通过 quartus 集成的在线逻辑分析仪对控 波形产生模块 驱动电路 46 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 制信号、数据信号以及状态机的跳转状态进行分析。这对于调试代码来说是十分方 便有效的，因为 fpga 内部的一些寄存器和状态机的跳转无法通过对外接口引出观 察，而通过运行在线逻辑分析仪，不仅可以观察到所有的对外接口信号（包括控制 信号和数据） ，还可以对 fpga 内部的寄存器进行观察（包括状态机的即时状态） ， 从而大大方便了调试过程。 如图 5-8 所示， 在线逻辑分析仪显示的状态机的跳转状态 与软件设计一致，另外 adc 和 dac 的控制信号时序也是正确的，从而保证了系统 的正常工作。在图 5-9 中，波形发生器产生的三角波接到示波器的通道 1，而经过系 统板采集并输出的三角波信号接到示波器的通道 2，由图可知，两个通道的波形非常 一致，从而证明了系统板数模转换和模数转换模块可以正常工作。 图 5-8 在线逻辑分析仪的调试结果图 图 5-9 原始信号和经过系统板输出的三角波信号波形图 47 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 5.2 系统板驱动扫描镜的实验结果分析 在确保系统板的各个模块可以正常之后，将系统板与放大电路以及扫描镜相连 进行扫描测试。 测试系统的整体框图如图 5-10 所示， 波形产生模块输出三角波信号， 信号通过驱动电路控制模块的采集并输出，再通过电压放大电路连接到扫描镜下的 压电陶瓷，从而控制扫描镜进行实时扫描，测试系统的实物图如图 5-11 所示。 数模 转换 模数 转换 fpga 电压 放大 波形产 生模块 半 导 体 激 光 器 驱动电路控制模块 反 射 镜 接 收 屏 法 线 图 5-10 测试系统整体框图 图 5-11 测试系统实物图 48 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 上电之后，分别进行水平方向和竖直方向的扫描测试。波形产生模块发出频率 为 80hz、幅值 1.4v 至 3v 的三角波信号，扫描器由此获得的扫描光斑长为 1.2cm， 反射镜距离接收屏的距离约为 1.9m，经过三角正切函数的计算，可得光学扫描角度 约为 0.36 。扫描角度与三角波信号的幅值范围有关，通过调节三角波信号的幅值范 围， 扫面镜最大可以达到 1.2 的实时扫描， 扫描频率最高可达 500hz。 经过实验测试， 光束在静止状态下为标准的圆形。在动态的扫描过程中，如图 5-12 和图 5-13 所示， 水平方向的扫描光束图与竖直方向的扫描光束图形状并不规则，这是由于在标准的 三角波电压驱动下，压电陶瓷具有迟滞效应，使压电陶瓷在扫描过程中具有非线性 的伸缩特性，从而导致了扫描光束出现微小的畸变43-45。随着扫描频率的提升，这 种畸变会有所增强，为了抑制这种畸变，在下一步的项目工作中可以通过 pid 算法 实现压电陶瓷非线性的校正。 图 5-12 水平方向扫描光束图（驱动电压峰峰值为 60v，频率为 100hz，反射镜距离 接收屏距离为 1.9m） 49 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 图 5-13 竖直方向扫描光束图（驱动电压峰峰值为 60v，频率为 100hz，反射镜距离 接收屏距离为 1.9m） 5.3 本章小结 本章首先按顺序依次调试了驱动电路的时钟模块、电源模块、fpga 模块、adc 模块和 dac 模块，验证了驱动电路的工作可靠性。在保证系统单板可以正常工作的 情况下，将单板与激光扫描器的其他模块进行了系统联调，实验结果表明驱动电路 可以用于扫描器系统中，实现大角度、高精度和高频率的扫描特性。 50 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 6 总结与展望 本论文成功设计出基于 fpga 的激光扫描器驱动电路，在驱动电路的设计实现 过程中，主要做了以下几个方面的工作： （1）通过分析扫描器的性能需求，包括扫描角度、精度和频率，提出了整个激 光扫描器的总体系统设计方案。 在系统的驱动电路部分， 根据系统需求提出以 fpga 为主控芯片的设计方案。 （2） 设计了激光扫描器的驱动电路， 详细分析了模数转换模块、 数模转换模块、 电源模块、fpga 及其配置电路等模块的设计方案。在设计印制电路板的过程中，充 分考虑了器件之间的干扰，采用有效的设计方案保证了电路的正常工作。 （3）基于 verilog hdl 硬件描述语言在 fpga 内实现系统的软件设计，采用有 限状态机的设计思想实现了对模数转换和数模转换模块的时序控制。通过 fpga 的 开发软件对时序波形进行仿真，仿真结果与器件手册的时序波形一致。 （4）通过对驱动电路单板各个模块的分步调试，验证驱动电路可以正常工作。 进一步将驱动电路与激光扫描器的其它模块进行系统联调，实验结果表明驱动电路 可以使扫描器实现 1.2 的最大扫描角度，扫描频率最高可达 500hz。 在后续的项目工作中， 为了使扫描器能够更加精确的进行扫描， 需要对二维 pid 算法进行研究，以实现系统的实时反馈功能。另外由于扫描镜集成化的发展趋势， 在驱动电路中势必会增加更多的采样通道与输出通道，本论文通过有限状态机实现 时序控制的方案，对今后的工作具有一定的参考价值。 51 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 致 谢 在我攻读硕士研究生这段难忘的人生经历中，首先我要衷心感谢我的导师陈四 海教授。早在我本科还未毕业时，我就有机会能够在陈老师的指导下完成本科毕业 设计。在将近三年的求学过程中，我切身体会到了陈老师对我悉心的指导、亲切的 关怀和无私的帮助。感谢陈老师为我提供项目实践和学习的机会，使我第一次知道 理论与实践相结合，原来可以闪出如此耀眼的火花。除此之外，陈老师还给了我很 多锻炼自己综合能力的机会，让我为今后的个人发展打下了坚实的基础，在此谨向 陈老师致以最真挚的谢意和最美好的祝愿。 感谢课题研究过程中，赖建军老师、黄鹰老师、许样女士给予我无私的帮助， 在此向他们表示诚挚的感谢。 感谢同课题组的吴鑫博士生、陈巍博士生，跟你们在一起的项目经历确实让我 学到了很多东西。感谢同一课题方向的万小敏、余勇超、肖诗浏等同学平时的相互 帮助。在此特别感谢吴鑫博士生，在设计电路的过程中，我从他那学到了许多宝贵 的经验，再次感谢。 感谢华中科技大学，在此求学是我永远的光荣。感谢学院领导的英明决策，让 我有机会能够保研到光电学院继续求学。 最后我要感谢我的父母，感谢他们对我无私的关怀和支持。 王伯庆 华中科技大学国家光电实验室 二一一年十二月 52 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 参考文献 1 倪树新, 李一飞. 军用激光雷达的发展趋势. 红外与激光工程, 2003, 32(2): 111114 2 戴永江. 激光雷达原理(第一版). 北京: 国防工业出版社, 2002. 13 3 p. f. mcmanamon. laser radar development. the 15th annual aess/ieee, 1998. 5360 4 n. sugimoto. feasibility of a lidar utilizing the glory for measuring particle size of water clouds. optical review, 1999, 6(6): 539544 5 n. sugimoto. two-color dual-polarization pulsed bistatic lidar for measuring water cloud droplet size. optical review, 2000, 7(3): 235240 6 n. sugimoto, i. matsui and a. shimizu. measurement of water cloud particle size with a dual-polarization pulsed bistatic lidar. optical review, 2001, 8(6): 476479 7 d. deimendjian, scattering and polarization properties of water clouds and hazes in the visible and infrared, applied optics, 1964, 3(2): 187196 8 n. sugimoto. lidar methods for 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caggian. electrical analysis of ic packaging with 55 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 emphasis on different ball grid array packages. 51st electronic components and technology conference, 2001. 14961501 40 j. bhasker 著. verilog hdl 综合实用教程. 孙海平译. 北京: 清华大学出版社, 2004. 33124 41 夏宇闻. verilog 数字系统设计教程. 北京: 北京航天航空大学出版社, 2008. 19 42 贺敬凯. verilog hdl 数字设计教程. 西安: 西安电子科技大学出版社, 2010. 110 43 k. ishii, t. murata, s. tashiro, et al. nonlinear phenomena in piezoelectric ceramics driven by constant voltage. key engineering materials, 2001, 216. 1114 44 r. e. eitel, t. r. shrout, c. a. randall. nonlinear contributions to the dielectric permittivity and converse piezoelectric coefficient in piezoelectric ceramics. j. appl. phys., 2006, 99(12): 124110-1124110-7 45 d. guyomar, n. aurelle and l. eyraud. piezoelectric ceramics nonlinear behavior. application to langevin transducer. j. phys., 1997, 7(6): 11971208 56 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 附录 1 攻读硕士学位期间发表的学术论文目录 1 sihai chen, wang boqing, zhangli huang, et. al. optical nonlinearities of nanostructured vo2 thin films with low phase transition temperature. applied surface science, 2012, accepted(署名单位为武汉光电国家实验室, 华中科技大学) 57 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 附录 2 驱动电路时序控制程序代码 module time_control( clk, /所有对外接口声明 rst_n, adc_eoc_n, adc_eolc_n, data, adc_convst, adc_cs_n, adc_rd_n, adc_wr_n, adc_chshdn_n, dac_cs_one_n, dac_we_one_n, dac_cs_two_n, dac_we_two_n, dac_cs_three_n, dac_we_three_n ); input rst_n; /复位信号 input clk; /时钟信号 input adc_eoc_n; /adc 当前通道转换完成指示信号 input adc_eolc_n; /adc 所有通道转换完成指示信号 inout 11:0 data; /数据总线为双向接口 output adc_convst; /adc 转换开始指示信号 output adc_cs_n; /adc 片选信号 output adc_rd_n; /adc 读使能信号 output adc_wr_n; /adc 写使能信号 output adc_chshdn_n; /adc 通道关断信号 58 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 output dac_cs_one_n; /dac1 片选信号 output dac_we_one_n; /dac1 写使能信号 output dac_cs_two_n; /dac2 片选信号 output dac_we_two_n; /dac2 写使能信号 output dac_cs_three_n; /dac3 片选信号 output dac_we_three_n; /dac3 写使能信号 wire adc_chshdn_n; wire 11:0 data; reg adc_convst; reg adc_cs_n; reg adc_rd_n; reg adc_wr_n; reg data_out_en; / 数据线的输出使能信号 reg 11:0 output_data; / 数据线的输出寄存器 reg 11:0 adc_rd_data_reg; / adc 的读数据缓冲器 reg dac_cs_one_n; reg dac_we_one_n; reg dac_cs_two_n; reg dac_we_two_n; reg dac_cs_three_n; reg dac_we_three_n; reg 3:0 cnt1; / 计数器声明 reg 3:0 cnt2; reg 2:0 cnt3; reg 3:0 cnt4; reg 13:0 cnt5; reg 2:0 cnt6; reg 2:0 cnt7; reg 4:0 cnt8; 59 华华 中中 科科 技技 大大 学学 硕硕 士士 学学 位位 论论 文文 reg 2:0 cnt9; reg 2:0 cnt10; reg 2:0 cnt11; reg 3:0 state; / 状态机声明 parameter 3:0 write_ad =4b0000, /ad 通道选择状态 write_begin_ad =4b0001, /开始写 ad 状态 write_end_ad =4b0010, /写 ad 完成状态 write_wait_ad =4b0011, /写 ad 完成后的等待状态 start_ad =4b0100, /ad 转换开始状态 wait_ad =4b0101, /等待 ad 转换结果状态 read_begin_ad =4b0110, /开始读取 ad 转换结果状态 read_ad =4b0111, /读取 ad 转换结果状态 read_wait_ad =4b1000, /读取 ad 当前转换结果后的等待状态 quiet_ad =4b1001, /读取 ad 全部转换结果后的状态 wait_da =4b1010, /等待 da 开始写的状态 write_begin_da =4b1011, /da 开始写的状态 write_da =4b1100, /写 da 的状态 write_co_da =4b1101; /完成写 da 的状态 assign adc_chshdn_n=1; /adc 通道关断信号始终无效 assign data=(data_out_en)?output_