（光学工程专业论文）基于fpga的光接收机数据恢复电路的设计与实现.pdf

摘要 摘要 随着信息产业的不断发展，人们对数据传输速率要求越来越高，从而对数据 发送端和接收端的性能都提出了更高的要求。接收机的一个重要任务就是在于 克服各种非理想因素的干扰下，从接收到的被噪声污染的数据信号中提取同步 信息，并进而将数据正确的恢复出来。而数据恢复电路是光纤通信和其他许多 类似数字通信领域中不可或缺的关键电路，其性能决定了接收端的总体性能。 目前，数据恢复电路的结构主要有“时钟提取刀和“过采样一两种结构。基 于“过采样 的数据恢复方法的关键是过采样，即通过引入参考时钟，并增加 时钟源个数的方式来代替第一种方法中的“时钟提取 。与“时钟提取 的数据 恢复方法相比，基于“过采样 的数据恢复方法在性能上还有较大的差距，但 是后者拥有高带宽、立即锁存能力、较低的等待时间和更高的抖动容限，更易 于通过数字的方法实现，实现更简单，成本更低，并且这是一种数字化的模拟 技术。如果能通过“过采样方法在普通的逻辑电路上实现6 2 2 0 8 m b s 甚至更 高速率的数据恢复，并将它作为一个i p 模块来代替专用的时钟恢复芯片，这无 疑将是性能和成本的较好结合。 本文主要研究“过采样”数据恢复电路的基本原理，通过全数字的设计方法， 给出了在低成本可编程器件f p g a 上实现数据恢复电路两种不同的过采样的实 现方案，即基于时钟延迟的过采样和基于数据延迟的过采样。基于时钟延迟的 过采样数据恢复电路方案，通过测试验证，其最高恢复的数据传输率可达到 6 4 0 m b s 。测试结果表明，采用该方案实现的时钟恢复电路可工作在光纤通信系 统s t m 4 速率级，即6 2 2 0 8 m h z 频率上，各方面指标基本符合要求。 关键词：光纤通信，数据恢复电路，过采样，数字化模拟技术 a b s t r a c t a b s t r a c t w i t ht h ed e v e l o p m e n to ft h ec o m m u n i c a t i o na n di n f o r m a t i o ni n d u s t r y , t h e r ei s a l li n c r e a s i n gd e m a n do nh i g h s p e e dd a t at r a n s m i s s i o n ，a n da l s oo np e r f o r m a n c eo f t r a n s m i t t e r sa n dr e c e i v e r s o n eo ft h ei m p o r t a n tt a s k so ft h er e c e i v e ri se x t r a c t i n gt h e s y n c l l l o n o u si n f o r m a t i o nf r o mt h er e c e i v e dd a t aw h i c hi sp o l l u t e db yn o i s e ，a n d r e c o v e r i n gt h ed a t ae x a c t l y t h e r e f o r ed a t ar e c o v e r yc i r c u i t ( d r c ) i st h ek e y c o m p o n e n ti no p t i c a lt r a n s m i s s i o ns y s t e m sa s w e l la si no t h e rf i e l do fd i g i t a l t r a n s m i s s i o n t h ep e r f o r m a n c eo fd r cd e t e r m i n e st h eo v e r a l lp e r f o r m a n c eo ft h e r e c e i v e rt os o m ee x t e n t a tp r e s e n t ，t h e r ea lem a i n l yt w ok i n d so fs t r u c t u r eo fd r c - c l o c ke x t r a c t i o na n d o v e r s a m p l i n g t h ek e yp o i n to fo v e r s a m p l i n gd r c i so v e r s a m p l e ，w h i c ha d o p t e da n e wa p p r o a c ho fi n t r o d u c i n gal o c a lr e f e r e n c ec l o c ka n di n c r e a s i n gt h en u m b e ro f s a m p l i n gc l o c k st oi n s t e a do ft h ec l o c ke x t r a c t i o n c o m p a r e dw i t hd r c w i t hc l o c k e x t r a c t i o n ，d r cw i t ho v e r s a m p l i n gh a sas i g n i f i c a n tg a pi nh i g h s p e e dp e r f o r m a n c e b u td r cw i t l lo v e r s a m p l i n gh a saw i d e b a n d w i d t h ，i m m e d i a t el a t c h e sc a p a c i t y , l o w e rl a t e n c ya n dh i g h e rj i t t e rt o l e r a n c e i ti se a s i e rt ob er e a l i z e db yd i g i t a lw a yw i t h l o w e rc o s t t h i si sai l e wd e s i g nm e t h o d o l o g yo fd i g i t a l b a s ea n a l o g ( d b a ) i f o v e r s a m p l i n gc a l lb ea c h i e v e da t6 2 2 0 8m b so re v e nh i g h e rr a t eb yd a t ar e c o v e r i n g i nl o g i cc i r c u i t ，i tw i l lb eu s e da sa ni pm o d u l ei n s t e a do ft h ec l o c kr e c o v e r yc h i p i t w o u l db eap e r f e c tc o m b i n a t i o no fp e r f o r m a n c ea n dc o s t t h i sp a p e rh a sm a d ear e s e a r c ho nb a s i cp r i n c i p l eo fd r cw i t ho v e r s a r n p l i n g w i t ht h ea l l d i g i t a ld e s i g nm e t h o d ，t w od i f f e r e n tw a y so fr e a l i z a t i o no fo v e r s a m p l i n g i nl o w - c o s tf p g a ，a n dt h e ya l eo v e r s a m p l i n gw i t hc l o c k d e l a ya n do v e r s a m p l i n g w i t hd a t a d e l a y b yt e s t i n ga n dv a l i d a t i n g ，t h eo v e r s a m p l i n gd r cw i t hc l o c k - d e l a y h a sah i g h e rr e c o v e r yr a t ew h i c hc a nr e a c h6 4 0m b s n et e s tr e s u l t si n d i c a t et h a t t h i sd r cc a nw o r ko n6 2 2 0 8 m h zi no p t i c a lt r a n s m i s s i o ns y s t e m sa n dc a nb ea p p l i e d t os t m 一4o fs d h s y s t e m k e yw o r d s ：o p t i c a lt r a n s m i s s i o ns y s t e m s ，d a t ar e c o v e r yc i r c u i t ，o v e r s a m p l i n g ， d i g i t a l b a s ea n a l o g 圈目录 图目录 图1 1 光纤通信系统的结构框图1 巨2 1 鲁顶向下设计方法的示意图。6 图2 2 自底向上设计方法的示意图6 图2 。3f p g a 设计流程示意图7 图2 _ 4f p g a 的基本结构8 图3 1 透信系统基本结构一。1 5 图3 2n r z 频谱分布18 图3 3 典型的数据眼图示例1 9 图3 _ 4 最佳采样点2 0 图3 5 时钟恢复电路的作用2 0 图3 - 6 闭环结构的时钟恢复电路2 l 图3 7 闭环结构的时钟恢复信号原理图2 2 图3 8 闭环切换型时钟恢复电路示意图。2 2 图3 - 9 开环结构的时钟恢复电路2 3 图3 。l o 开环结构的时钟恢复技术原理图- 2 3 图3 1 1 开环判决型时钟恢复电路示意图2 4 图禾l 一种典型的基予搿过采样豹数据恢复整体结构框架图2 7 图4 _ 2 一种改进的基予。过采样竹的数据恢复电路整体结构图2 8 图乒3 基于“过采样”数据恢复电路实现方案一整体结构銎2 9 图4 4 过采样过程3l 图4 5 采样时钟偏斜( s k e w ) 3 2 图4 6 采样触发器输入数据偏斜( s k e w ) 3 3 图4 7 采样触发器的位置约束。3 4 图4 8 上升沿采样同步模块一3 6 图4 9 下降沿采样同步模块二。3 6 图4 1o 乒乓操作示意图3 8 图4 - 11 采样模块和同步模块的位置约束3 9 图4 1 2 只对采样模块做位置约束的情况3 9 图目泶 图4 1 3 逻辑锁定时逻辑单元的使用情况4 0 图4 - 1 4 没有逻辑锁定时逻辑单元的使用情况4 0 图4 - 1 5 跳变沿检测原理4 l 图4 - 1 6 鉴相编码原理4 2 图4 1 7 发送时钟高于本地参考时钟( 一) 4 3 图4 18 发送时钟低于本地参考时钟( 一) 4 4 图4 - 1 9 发送时钟高于本地参考时钟( 二) 4 4 图4 - 2 0 发送时钟低予本地参考时钟( 二) 4 5 图4 2 l 基于“过采样数据恢复电路实现方案二整体结构图4 6 圈4 - 2 2 延迟单元的级联示意图毒7 图4 2 3 逻辑功能块( l a b ) 级联连接方式。4 9 圈5 1c y c l o n el l 薹s t a r t e rf p g ak i t 开发平台5 2 图5 2s f p 收发体评估板5 3 图5 3 基于“过采样”数据恢复电路豹验证方案5 4 图5 4 伪随机序列仿真波形5 8 图5 5l v d s 发送器波形仿真图。5 8 图5 - 6 基于“过采样”数据恢复处理模块方案一中硬件资源占用示意图6 0 图5 。7 数据恢复处理模块仿真图6 0 图5 8 伪随机序列检测器仿真波形6 l 图5 - 9 频率偏差测试一6 2 图5 1 0 频率偏差测试二。6 3 图5 1 1 频率偏差测试三6 3 圈5 1 2 误码率测试一6 4 图5 1 3 误码率测试二6 4 图5 1 4 误码率测试三6 5 图5 1 5 最长连零容忍个数测试一6 6 圈5 1 6 最长连零容忍个数测试二酯 v l l 袁目录 表目录 袭4 1 逻辑功能块( l a b ) 中延迟单元延迟参数表4 8 表5 1 基于“过采样的数据恢复处理模块方案一中硬彳牛资源占用统计5 9 褒5 2 性能测试结果6 7 袭5 36 2 2 。0 4 m b s 数据恢复模块的最长连零测试结果6 7 袭5 41 5 5 5 2 m b s 数据恢复模块的最长连零测试结果6 8 v i i i 独创性声明 本人声明所呈交的学位论文是本人在导狮指导下进行的研究工 作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。 签名：三皇磊嚣期：如s 年6 月；。e l 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权僳留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后应遵守此规定) 翻期：) 蛹年多胤) 日 第一章绪论 1 1 背景 第一章绪论 现代社会是个信息社会，人们对信息的需求爆炸式增长，促使互联网等信 息产业不断发展。在常见的通信系统中，负责信息传输的接口电路有并行和串 行两种基本方法。并行数据传输可以同时传递同步信号，但需要更多的传递媒 介和复杂的板级布线；与此相反，串行方式的传递媒介和系统板级布线就简单 得多。粗看起来，串行方式在节约媒介的同时，会降低传输速度，但是实际情 况正好相反。其原因是媒介数量的减少使得隔离性能更好的媒介在成本上成为 可能，另外一个重要原因是集成电路工艺与设计技术的发展，采用性能良好的 高速接发送电路成为可能，因此串行接口能够得到较并行接口更高的数据传输 速度。 1 1 1 光纤传输系统 光纤传输系统是由一段或多段光纤、一系列光子、光电子和微电子的器件、 电路和子系统组成的链路、环路或网络。这个系统要完成数据在信源端的接收、 组织( 分帧、打包、复接等) 、光调制、传输、光接收、再生、分接等一系列处理， 应用到多种技术，其研制和开发涉及到多种学科，其设备的生产和工程建设涉 及到众多的产业和部门。 图1 - 1 光纤通信系统的结构框图 l 电予科技大学硕士学位论文 图1 1 【i 】给出光纤通信传输系统的核心组成框图。在发送端，复接器 ( m u l t i p l e x e r ) 将n 路低速信号复接成一路高速信号，激光驱动器( l dd r i v e r ) 驱动 激光二极管( l a s e rd i o d e ，l d ) 将电信号转换为光信号后通过光纤传输。在接收端， 光信号由光电= 极管( p h o t o nd i o d e p d ) 转化为电信号，微弱的电信号经过预放大 器( p r e - a m p l i f i c r ) 和主放大器( m a i na m p l i f i e r ) 放大后，e l l 时钟恢复电路( c l o c k r e c o v e r yc i r c u i t , c r c ) 和数据判决( d a t ad e c i s i o n ，d d ) 电路分别从中恢复渤时钟 信号和数据信号，最后由分接器( d e m u l t i p l e x e r ) 把高速信号还原成原始的n 路低 速信号。 1 1 2 数据恢复电路的作用和应用 本文所要研究的对象是数据恢复电路即为图1 1 虚线框内部分，它是接收电 路的关键部分，它的性能直接影响到接收视的性能。在采焉串行传输豹透信系 统中，数据信号的收发电路是信号通路上的关键模块，它的任务是将内部的并 行数据与外部的串行数据进行转换，因蕊它是数据通路上工作速度最高的部分。 发送端电路通过高速时钟采样，将内部的并行数据逐位送到传输介质上，实现 并串转换：而数据恢复电路作为接收端的重要组成部分，它负责从高速的串行 数据中提取同步信息，并利用这个同步信息对串行信号采样恢复出正确的数字 信号，并对数据实现串并转换。 一般而言，串行数据在发送端发送到传输介质上时，数据信号的特性比较 理想。丽在接收端，通过传输介质到达的数据信号被外界噪声和干扰叠加了。 接收端在从事符数据中提取数据时，必须在选择最佳的采样和判决时刻，从而 保证最小的误码率。针对这样的情况，数据恢复电路必须具备一定的抖动容限 和抑制嗓声、予扰的能力。 除了在光纤传输系统中，数据恢复电路在网络传输、背板连接、i 0 接口等 领域应焉菲常广泛。背叛连接及高速输入输遗接瑟包括芯片与芯片之闻、计算 机和外部设备之间等的高速数据传输和i 0 接口，如l v d s ，u s b 2 0 等。 1 2 数据恢复电路发展概述 时钟恢复电路的出现可以追溯到上个世纪七、八十年代，传统的时钟恢复 电路通常采用“时钟提取的方法。为了节省硬件开销，降低系统成本，在基 带传输的数字通信系统如千兆以太网中，只有数据信号被传送，而数据的同步 2 第一肇绪论 时钟信号是不传送的。在接收端为了能对数据进行同步，就需要从接收到的被 噪声和干扰污染的信号中提取出同步信号，进丽正确的恢复数据。任何一种串 行总线协议的实现都会涉及到一个同样的问题，那就是怎样在没有随路时钟的 情况下，从宰行数据码流中恢复出原始数据。因此，数据恢复电路的性能指标 将直接影响到整个系统的性能指标，成为系统的关键部分。 随着串行透信技术的发展，时钟恢复电路的结构和性麓也经历了较大的变 化。以采用c m o s 工艺的电路为例。9 0 年代中期以前，典型的电路以数字锁相 环( d i g i t a lp l l ) 为核心，本质是以延迟锁相环产生多褶霞，用来对数据过采样， 如文献 2 】和文献 3 】中采用的方法。这种电路主要针对突发型的数据传输，要求 锁定时闻短，抖动容忍范围大，瑟数据率并不是很高，例如硬盘读出电路。 此后，以锁相环为核心的电路也开始发展，这种电路利用锁相环的相位跟 踪能力和抖动抑制能力都比较强的优点，在对抖动要求比较高的应用场合，比 如光纤接口电路以及高速以太阏接口，它相对过采样结构的电路优势比较明显。 随着数据率的不断提高，选择闭环结构的设计越来越多，例如1 9 9 7 年发表的文 献 4 】是针对高速数据采用闭环结构时钟恢复电路的一个典型示例，它采用了延 迟锁相环结构，可以处理高达lg l ，s 的数据率。 在更高数据率上，采用闭环结构的电路更为普遍，铡如文献 5 ( 1 0 g b s ) ，f 6 】 ( 2 5 g b s ) ，【7 】( 1 0 g b s ) 等。而与此同时，采用过采样结构的电路依然也在发展， 如文献【8 】2 。5 g b s ) 。魄路具体结构也发生演变，出现了结合过采样与闭环反馈 的电路结构，例如文献 9 】( 10 g b s ) ， 1 0 ( 1 g b s ) 。国内的研究主要从9 0 年代后 期开始，主要涉及了1 2 5 g b s 刘2 5 g b s 之闻麴数据率范曝，饲如文献【l l 】，【1 2 】， 【1 3 都提到了针对这一范围内的串行数据接收与发送电路。 嗣前的时钟恢复电路研究针对的主要是2 。5 g b s 以上的串行信号。在长距离 通信中，由于数据位时间很短，码间干扰显著，抖动相对可观，电路主要以闭 环结构为主。鹰予闭环结构对予噪声和抖动具有良好的抑制作用，同时还能输 出稳定的时钟，能够满足系统的要求。而在很多短距离接口电路中，要求锁定 时间短，抖动容忍范凰宽，开环结构依然有广泛应用。 1 3 论文创新点 目前，利用c m o s 工艺的不断发展，传统的“时钟提取 方法的时钟恢复 电路的工终速度可以达到吉 艺特每秒( g b s ) 。传统的时锋恢复电路电路性熊有了 电子科技大学硕士学位论文 长足的进步，但是这种性能的提高是以电路复杂度和成本的提高为代价的。 随着e d a 技术不断的发展，可编程器件c p l d 和f p g a 得到广泛的运用， 目前已经渗透到电子设计的各个领域。基于“过采样 的方法在低成本f p g a 上实现的数据恢复电路的工作速度可以达到3 0 0 - 4 0 0 m b s 。在性能上，利用f p g a 实现数据恢复电路还不及传统“时钟提取”的设计方法。但在设计的成本、研 发周期、稳定性以及设计的灵活性方面，纯数字设计体现出了比模拟设计更多 的优势。另外模拟电路设计的可重用性，可测试性方面都不高。 如果能够通过纯数字设计的方法，在f p g a 上实现6 2 2 0 8 m b s ( s t m - 4 ) 甚至 更高速率的数据恢复电路，把它作为一个口模块来使用，那么在串行接收电路 中的数据恢复电路的实现方法中又多了一种选择。这种全数字的设计方法，也 将大大拓展普通逻辑电路在串行数据恢复范围内的应用。 这种选择的好处在于我们可以将外部专用的时钟数据恢复芯片集成到 f p g a 上来实现。同时，通过对数据恢复电路的优化，减少对f p g a 资源的利用， 做到不影响系统其他模块在f p g a 上的资源利用的前提下实现数据恢复的功能， 最终达到接收电路系统的简化和成本降低的目的，同时在一定程度上降低了高 速接收电路对工艺的要求。另外一个好处在于，由于f p g a 的可编程性，使得 数据恢复电路的设计更加灵活。在不重新修改接收电路的系统结构的前提下， 只需要经过重新编程下载，就可以实现对不同速率的数据恢复电路。 1 4 论文组成和安排 论文研究内容是基于f p g a 的6 2 2 0 8 m b s ( s t m - 4 ) 光接收机中的数据恢复电 路的研究。低成本的f p g a 的最高工作频率一般在3 5 0 m h z 左右，那么，如何 在较低的工作频率下，通过“过采样 的方法在f p g a 上实现较高速率的数据 恢复电路将是本文研究的重点。 本论文的研究方向是利用低成本、基于c m o s 工艺的f p g a 来分析、设计 并最终实现6 2 2 0 8 m b s ( s t m 一4 ) i ：l 特率上的时钟恢复电路。为了实现这个目标， 摆在我们面前最大的挑战是如何利用低成本的f p g a 来实现达到 6 2 2 0 8 m b s ( s t m - 4 ) 甚至更高速率的数据恢复。时钟恢复和数据判决系统的性能 关键取决于在噪声、干扰以及其它不良因素导致产生误码前再生数字信号的固 有能力。 本文分为五个部分。本章为绪论，首先对光纤通信和光纤传输系统结构做 4 第一肇绪论 了简单介绍，其次阐述了数据恢复电路在光纤通信系统以及其他通信系统中的 应用，最后总结了数据恢复电路的发展并提出本文的研究的创新点。 第二章酋先介绍了f p g a 设计方法及流程、与本论文设计密切相关的f p g a 工艺结构特性、a l t e r a 高级设计工具逻辑锁定和底层编辑器。 第三章介绍了信号传输的基本知识，在此基础上结合时钟恢复技术原理对 近年来出现的爵钟恢复电路傲了一些比较总结。 第四章给出了基于“过采样 的数据恢复方法的两个详细设计方案，时钟 延迟的过采样方法移数据延迟的过采样方法。 第五章对时钟延迟过采样的数据恢复设计方案进行详细的验证测试，并分 析测试结果。 第六章是对全文工作总结以及改进意见。- 5 电子科大硕士学位论文 第二章f p g a 技术及电子设计自动化( e d a ) 由于本文的设计与f p g a 器件结构紧密相关，因此本文设计的实现是在深 入了解f p g a 器件结构特点的基础上完成豹。本章首先对f p g a 的设计方法和 流程做简单介绍，重点介绍与本文设计实现紧密相关的a l t e r ac y c l o n ei i i 系列的 f p g a 器件的结构特点，为第四章具体方案的设计俸铺垫。 2 1f p g a 设计方法及流程 f p g a 两种典型的系统设计方法【1 6 1 ：自顶向- f ( t o p - - d o w n ) 和自底向上 ( b o t t o m - u p ) 。在自顶向下的设计方法中，我们首先定义顶层( t o p - l e v e l ) 模块， 然后定义顶层模块需要的子模块( s u b b l o c k s ) ，然后继续向下分，直到不能再分 为止，我稍称这样的模块为叶子模块( l e a f - c d l ) ，如图2 - 1 所示。 图2 1 自顶向下设计方法的示意图 在囱底囱上设计方法中，我们首先定义和建立叶子模块，然磊利用这些叶 子模块构建一些疆大的模块，逐级向上构建，直到整个系统，如图2 2 所示。 图2 2 自底向上设计方法的示意图 6 第二章f p g a 技术及电子设计自动化( e d a ) 在设计中我们通常组合使用这两种设计方法，在定义系统结构和项层系统模 块时采用自顶向下的设计方法；在设计实现的时候，通常会采用自底向上的方 法。 豳2 3 给出了典型的f p g a 设计流程。整个流程主要包括系统划分与设计、 设计输入、功能仿真、综合、布局布线、时序仿真、f p g a 实现和上板调试。其 中设计输入主要指硬俘语言的行为级描述，综合和布局布线主要由设计工具将 行为级描述的硬件语言实现f p g a 逻辑功能映射，功能仿真、时序仿真和上板 调试是不同阶段对设计的验证过程，誊验证毒错时都需要返回戮设计输入阶段 重新修改设计，直到所有功能都满足设计要求为止。 2 2f p g a 的体系结构 图2 。3f p g a 设计流程示意图 随着半导体工艺的不断发展，集成电路芯片的门数以指数规律成倍增加。 这些变化使得包括现场可编程门阵歹o ( f p g a ) 和复杂可编程逻辑器件( c p l d ) 在内 的集成电路无论在密度上和性能上都有很大的发展。集成电路的快速发震又推 动了电子技术的发展。电子系统的设计方法也发生了根本性的改变，由最初的 手工设计到计算机辅助设计( c a d ) ，继焉又出现电子设计自动化( e d a ) 。 如图2 - 4 所示，f p g a 由三部分构成：可编程逻辑功能块、可编程输入输出 块和可编程互连线【l4 1 。可编程逻辑功能块是实现用户功能的基本单元，它们通 常规则地排列成一个阵列，散布于整个芯片；可编程输入输出块是完成芯片上 内部逻辑与外部封装的接口；可编程互连线包括各种长度的连线线段和一些可 7 电子科大硕士学位论文 编程开关，它们将各个可编程逻辑功能块和可编程输入输出块连接起来，构成 具备特定功能的电路。 _ jl v 甲甲 翳盈鞠翟嘲糊厂、 l j 黧 一 ! l 豳 u 7 l 厂卜l 臻 厂 卜i il震1 l - j l l霉l 厂 i - j _ 1 厂 l j 可编程输入输出块 可编程逻辑功能块 可编程逻互连线 目前，a l t e r a 公司已成为世界上最大的f p g a 供应商之一。该公司基于c m o s 工艺的f p g a 器件具有高速、高密度、低功耗的特点。低成本c y c l o n ei i i 器件 是a l t e r ac y c l o n e 系列的第三代产品，它同时实现了低功耗、低成本和高性能， 进一步扩展了f p g a 在成本敏感的大批量领域的应用。c y c l o n ei i i 器件采用台湾 半导体生产公司( t s m c ) 的6 5 - n m 低功耗工艺技术，它包括8 个型号，容量在5 k 至1 2 0 k 逻辑单元( l e ) 之间，最多5 3 4 个用户i o 引脚。该器件具有嵌入式存储 器、嵌入式乘法器、专用外部存储器接口电路、锁相环以及高速差分i o 等，它 的结构图如图2 - 5 所示【1 5 】。 图2 - 5c y c l o n ei i i 器件结构图 p l l s i o p i n s l o g i ce l e m e n t s 第二章f p g a 技术及电子设计自动化( e d a ) 2 3 1 逻辑单元( l e ) 逻辑单元( l o g i ce l e m e n t ，l e ) 是c y c l o n ei i i 器件中的最小逻辑单元。每个逻 辑单元醢9 包含一个魉输入查找表( l o o k - u pt a b l e , l u t ) ，畿够实现霆变量的任 意函数。另外，每个l e 包含一个可编程寄存器和可选择的进位链。每个逻辑单 元( 强) 能够驱动的连接包括本地连接、行互连、列互连、查找表( l u t ) 进位链、 寄存器链和直接互连。逻辑单元( l e ) 的结构框图如图2 彤所示。 图2 6 逻辑单元( l e ) 的缁构框图 每个逻辑单元( 己嚣) 的可编程寄存器可以配嚣成d 、a 。或者s r 寄存器。 每个寄存器有数据、异步置位、时钟、时钟使能和清零等信号线。走全局时钟 网络的菇号、通用i o 芍| 脚或者内部互连逻辑都可以驱动寄存器的时钟和清零控 制信号。通用i o 引脚或者内部逻辑可以驱动时钟使能、预置、异步置位和异步 数据信号线。当逻辑单元f 王暑) 用于组合逻辑时，将寄存器旁路，查找表( l u t ) 输 出直接驱动逻辑单元( l e ) 的输出信号。通过将寄存器旁路的办法，查找表( l u t ) 也可作为延迟单元来使用。查找表( l u t ) 迟延范围可通过a l t e r a 内嵌工具 t i m e q u e s t 提取，延迟的大小跟器件的正艺、器件工作温度等多种因素密切相关。 当查找表( l u t ) 输出作为逻辑单元( l e ) 的输出驱动其他逻辑单元( l 动时，也可以 9 电子科大硕士学位论文 使用快速进位链的方式来减小延时，前提是这两个逻辑单元( l e ) 处于同一个逻辑 阵列块( l a b ) 中，且只有位置上下相邻关系的两个逻辑单元( l e ) 可以使用快速进 位链。与本地连线相比，快速进位链延时更小，在设计中可以忽略该延迟。 每个逻辑单元( l e ) 可以分别驱动本地连接、行互连和列互连三类互连资源的 输出。逻辑单元( l e ) 的两个输出包括查找表( l t r r ) 和寄存器的输出，它们都可以 驱动行、列或者本地互连资源。这样允许查找表( l u t ) 驱动一个输出的同时寄存 器驱动另外一个输出，逻辑单元( l e ) 的这个特性可以提高器件逻辑单元的利用 率。另外一个特点时逻辑单元( l e ) 的寄存器输出可以反馈到自身的查找表 ( l u t ) ，这个特性提供了另外一种有效的匹配。 2 3 2 逻辑阵列块( l a b ) 每个逻辑阵列块( l o g i ca r r a yb l o c k ，l a b ) i 主i16 个逻辑单元( l e ) 、逻辑单元 ( l e ) 进位链、逻辑阵列块( l a b ) 控制信号、本地连接和寄存器链。同一个逻辑阵 列块( l a b ) 之间的逻辑单元( l e ) 信号通过本地连接相连。其中每个逻辑阵列块 ( l a b ) 控制信号包括两个时钟信号、两个时钟使能信号、两个异步清零信号、一 个同步清零信号和一个异步复位信号。 图2 7c y c l o n ei i i 器件l a b 结构图 2 3 3 全局时钟网络和锁相环 在讨论全局时钟网络之前先介绍一下信号驱动能力的知识。我们知道，每 条信号线的承载电流的能力是有限的，每多驱动一条电路，就需要多承载一部 1 0 第二章f p g a 技术及电子设计自动化( e d a ) 分电流。若驱动的电路过多，超过了信号线的驱动能力，则需要插入缓冲器以 增大其驱动能力；而缓冲器的插入在增加驱动能力的同时也增大了信号的传播 时延【1 6 1 。 f p g a 中的全局时钟网络，可以驱动全片的所有触发器和时序电路，包括 l e 、i o e 、r a m 和d s p 等资源中的触发器。许多逻辑设计工程师对全局网络的 特性都有一个曲解，认为其延时很小。其实，全局网络的特点是：为了保证到 芯片的各个角落的延迟尽量相等，时钟分配首先是走到芯片的中间，再向芯片 的四周分布，如图2 8 所示。所以从时钟的源端到所有驱动的触发器走过的路径 比较长，延时比较大，但是到达各个触发器时钟输入端等长，保证时钟偏斜( s k e w ) 很小。同时全局时钟网络具有很强的驱动能力，而且在芯片设计的时候对时钟 网络做了保护，尽量防止芯片内部信号对时钟信号质量有影响，这样保证时钟 信号引入的抖动非常小。与全局时钟网络相比，局部走线到达局部逻辑单元的 时延较小，但是它的问题是：它到达不同逻辑单元的延时相差较大，即偏斜( s k e w ) 较大。 d p c l k n11 0 】d p c l k i o 一8 】 d p c l k b2 1 d p c l n 54 1 图2 - 8c y c l o n ei i i 器件p l l 和时钟网络图 信号连入全局时钟网络的可通过一下方法：从全局时钟管脚中输入；经锁 相环( p l l ) 后连入全局时钟网络；经过内部互连总线开关进入全局时钟网络。在 电子科大硕士学位论文 实际设计中，经常需要将输入时钟倍频使用，为了满足这一需求，主流f p g a 均带有模拟锁相环( p l l ) 模块，以提供高倍频的时钟。 2 3 4 输入输出单元( i o e ) c y c l o n ei i i 的输入输出单元提供强大的功能，包括：专用的差分和单端i o 缓冲，支持j t a g 边界扫描测试，驱动阻抗匹配，输出强度控制，三态缓冲器， 可编程上拉电阻和可编程输入输出延时。 i o e 包含一个双向的i o 缓冲器和五个寄存器，其结构如图2 - 9 所示，其中 一个输入寄存器、两个输出寄存器和两个输出使能寄存器。 图2 - 9c y c l o n ei i ii o e 结构图 2 4a l t e r a 高级设计方法 a l t c r a 的设计工具q u a r t u s l i 内嵌多个高级工具，如逻辑锁定( l 0 百c l o c k ) 、 底层编辑器( c 1 1 i pe d i t o r ) 、逻辑分析器( s i g n a l t a p i i ) 等。它们能帮助设计更加快速、 可靠的实现。 1 2 第二章f p g a 技术及电子设计自动化( e d a ) 2 4 i 逻辑锁定( l o g i c l o c k ) 逻辑锁定( l o g i c l o c k ) t r 7 】是q u a r t u s l i 内嵌的高级工具之一，通过在f p g a 物 理位置的区域性约束完成提高设计性能、继承以往设计成果、增量编译与团队 化设计等功能。逻辑锁定的模块化设计流程可以对复杂设计的某个模块独立地 进行设计、实现与优化，并将该模块的实现结果约束在规划好的f p g a 区域内， 这样在进行设计整合时，能够更好的继承每个模块的实现结果。 2 4 1 1 逻辑锁定( l o g i c l o c k ) 设计方法的目标 逻辑锁定( l o g i e l o c k ) 设计方法的目标主要有以下四个： ( 1 ) 提高设计性能。合理的规划逻辑锁定区域，将物理关系密切的部分锁定 在相邻的f p g a 资源上，往往可以达到节约芯片面积、确保时序关键路径，提 高区域时序性能的效果。另外合理的对时序关键路径( c f i t i c a p a t h ) 进行逻辑锁 定，是编译器自动时序优化的有益补充，可以有效的提高时序性能。 ( 2 ) 继承设计实现结果。使用逻辑锁定工具还可以将满足设计性能指标的实 现结果反标注到下次编译与优化中，从而继承上次实现结果。 ( 3 ) 支持增量式编译。逻辑锁定设计方法支持增量编译模式，将未改变的区 域反标注到下次编译中，而仅仅对改变了的区域部分进行新的优化与编译，可 以有效的节省编译时间。 ( 4 ) 支持团队化的设计方法。逻辑锁定设计方法支持团队化的设计流程，每 个工程师在f p g a 内部预先规划好的区域内完成设计的编译、优化与调试，然 后将打架的编译结果整合起来，这样可以充分发挥团队协作与分工，提高设计 效率，缩短设计周期。 2 4 1 2 逻辑锁定( l o g i c l o c k ) 设计流程 使用逻辑锁定( l o 西c l o c k ) 的设计方法需要对优化的子模块单独建立工程进 行设计优化。首先需要创建逻辑锁定( l o g i c l o c k ) 的区域( r e g i o n ) ，区域( r e g i o n ) 是指f p g a 物理平面 蛩( f l o o rp l a n n e r ) 上规划好的用于适配特定逻辑功能的矩形 区域。逻辑锁定( l 0 百c l o c k ) 设计方法的核心即为合理的规划区域( r e g i o n ) 。一般 我们先让工具自动编译、综合和布局布线。再根据第一次编译中的关键路径和 使用资源的数量来确定区域的位置和大小。 当子模块的1 o 总和超过目标器件i 0 的总数时，我们可以使用虚拟引脚 r v i r t u a lp i n ) 。当子模块引脚被附加虚拟引脚约束属性后，在编译时，工具并不 1 3 电子科大硕士学位论文 真正分配物理i o 单元，而仅仅作为子模块的一种逻辑上的封装形式，通过虚拟 引脚宪成子模块之间和子模块与顶层模块的互连互通；当编译顶层模块时，根 据虚拟引脚的具体应用位置，再将虚拟引脚转换为内部逻辑资源互连或真实的 引脚连接。真实弓| 脚将割断时序分析路径，而虚拟引脚的加入并不影响时序分 析路径。 逻辑锁定( l o g i e l o c k ) 反标注分为两个层次，第一种是节点反标注( n o d e b a c k 。a n n o t a t e d ) ，第二种是布线反标注( r o u t i n gb a c k a n n o t a t e d ) 。前者反标注的对 象是逻辑锁定( l o g i c l o c k ) n 域需要继承的逻辑节点的布局信息，两区域内部的 布线路径仍然是工具自动优化；后者反标注的对象是需要继承的逻辑节点的布 局布线信惠，区域志逻辑节点的布局和区域爽部布线信患都将被保留下来。两 者相比，前者更灵活，后者更忠实于以往编译结果。 当所有子模块通过优化设计都满足了时序性能和面积的要求时，导出每个 子模块的反标注信息，包括网表文件、工程约束文件，加入到顶层文件后进行 编译综合等，并验证顶层设计是否满足设计需求。 2 4 2 底层编辑器( c h i pe d i t 0 0 底层编辑器( c h i pe d i t o r ) d 8 是q u a r t u s i i 中另一内嵌的高级工其。它可以查看 编译后布局布线的详细信息，它允许用户直接修改布局布线后的逻辑单元、i o 或锁相环单元的属性和参数，丽不需要修改源代码这样就避兔了重新编译整个 设计的过程。应用底层编辑器( c h i pe d i t o r ) 还可以实现寄存器的重定时( 在保留 整个电路功能的前提下移动设计中的寄存器以平衡数据路径上组合逻辑的延 时) 、修改输