（微电子学与固体电子学专业论文）等离子体工艺对mos器件的损伤研究.pdf

摘要 摘要 为了提高电路的速度和缩小电路耗散功率，半导体器件的尺寸不断的缩小， 减小尺寸通常要依靠刻蚀技术来实现。等离子刻蚀是目前v l s i 中最常用的方法。 由于等离子体工艺的优点，在集成电路制造中而被广泛的采用，例如等离子体刻 蚀、p e c v d 、去胶，甚至清洗等工艺。但是在等离子体工艺中，高能离子和电子 还有紫外线都能引起器件的损伤。 在本文中，首先讨论了三种主要的等离子体损伤类型：等离子体充电损伤、 等离子体边缘损伤和电子遮蔽效应。系统描述了充电的过程，边缘损伤的三个主 要过程和电子屏蔽效应产生的原因。 接着对超深亚微米p m o s f e t 的等离子体损伤与其n b t i 效应进行了初步的研 究。研究表明由于等离子体损伤后，在器件的s i s i 0 2 界面和栅氧中会形成界面态 和氧化层陷阱，在接下来的退火工艺使得缺陷变为潜在的，形成更多s i h 键，使 得界面处的h 浓度增大。从而导致等离子体损伤器件的n b t i 效应加剧。 其次，通过分别对n m o s f e t 和p m o s f e t 施加h c 和n b t 应力来研究9 0 n m 铜互连工艺中的得离子体损伤。发现天线比仍是衡量等离子体损伤的重要标准， 相对于a l 布线工艺等离子体损伤主要发生在金属刻蚀工艺中，c u 互连工艺中通孔 刻蚀是产生等离子损伤的主要原因。 最后介绍了抑制方法，通过添加保护二极管，改进或优化设计方法( 如采用“向 上跳线”的方法) 和改进工艺设备可以很好的抑制等离子体工艺对m o s f e t 的损 伤。 关键词：等离子体损伤天线效应负偏置温度不稳定性铜互连 a b s t r a c t a b s t r a c t t h ed i m e n s i o n so fs e m i c o n d u c t o rd e v i c e sa r ec o n t i n u o u s l yb e i n gs c a l e dd o w nt o i m p r o v et h es p e e da n dr e d u c et h ep o w e rd i s s i p a t i o n s ot h ep l a s m ap r o c e s s i sr e q u i r e d b e c a u s eo fi t sm e r i t t h ep r e s e n c eo fe n e r g e t i ci o n sa n de l e c t r o n sa sw e l la su l t r a v i o l e t r a d i a t i o n ，c a nc a u s es e v e r ed a m a g et od e v i c e se x p o s e dt ot h ep l a s m a f i r s ti n t h i sp a p e lt h et h r e em a i nt y p e so fp l a s m ad a m a g e ，i e p l a s m ac h a r g i n g d a m a g e ，p l a s m ae d g ed a m a g ea n de l e c t r o ns h a d i n gd a m a g e a l ed e s c r i b e di nd e t a i l t h e p r o c e s so fc h a r g i n g ，t h et h r e em a i ns t e p so fe d g ed a m a g ea n dt h ec a u s eo f t h ee l e c t r o n s h a d i n gd a m a g ea r ee x p l a i n e dc o m p l e t e l y t h ei m p a c to fc h a r g i n gd a m a g ef r o mp l a s m ap r o c e s s e so nn e g a t i v eb i a st e m p e r a t u r e i n s t a b i l i t y ( n b t i ) i sd e m o n s t r a t e d c h a r g i n gd a m a g e ( i na n t e n n ad e v i c e s ) d u r i n g p r o c e s s i n gc r e a t e si n t e r f a c es t a t e s ，w h i c ha r ep a s s i v a t e dd u r i n gs i n t e r , r e s u l t i n g i n e x c e s ss i hb o n d si na n t e n n ad e v i c e s t h ei n c r e a s e dd e g r a d a t i o no fd e v i c e sw i t ha n a n t e n n ai sa t t r i b u t e dt ot h e s ee x c e s ss i hb o n d s ，w h i c ha r ew e a ka n db r e a kd u r i n gt h e n e g a t i v eb i a st e m p e r a t u r e s t r e s s p l a s m a - i n d u c e dd a m a g eo n9 0 r i mc ud u a ld a m a s c e n et e c h n o l o g yd e v i c e s i s i n v e s t i g a t e d t h eh o tc a r d e rs t r e s sf o rn m o s f e t a n dn b t is t r e s sf o rp m o s f e ta l e u s e d t h ea n t e n n ar a t i oi ss t i l las t a n d a r df o rd e t e c t i n gp l a s m d i n d u c e dd a m a g e t h ev i a s t r u c t u r es h o w sm o r ep l a s m ad a m a g et h a no t h e rm e t a ls t r u c t u r e t h er e a s o nf o ri ti s e x p l a i n e db yd e s c r i b i n gt h ev i a f i r s td u a ld a m a s c e n ep r o c e s sf l o w b yi n t r o d u c i n gt h em e t h o do f a d dp r o t e c t i o nd i o d e ，i m p r o v i n gt h em e t h o do fd e s i g n a n dp r o c e s st e c h n o l o g y ( f o re x a m p l e “j u m pu pm e t h o d ”) a n di m p r o v i n gt h ee q u i p m e n t o ft h ep r o c e s sc a ns u p p r e s st h ep 2 i d k e yw o r d s ：p l a s m a - i n d u c e dd a m a g e a n t e n n ae f f e c tn b t ic ui n t e r c o n n e c t 创新性声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究 成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不 包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或 其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做 的任何贡献均已在论文中做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名：同期 丝丑f ，沙 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕 业离校后，发表论文或使用论文工作成果时署名单位仍然为西安电子科技大学。 学校有权保留送交论文的复印件，允许查阅和借阅论文：学校可以公布论文的全 部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。( 保密的论文 在解密后遵守此规定) 本人签名在筠 日期型zz ：2z 导师签名： 第一章绪论 第一章绪论 1 1集成电路的可靠性研究背景 集成电路及其相关技术是现代电子信息技术迅猛发展的关键因素和核心技 术。在工程应用中可靠性技术贯穿于集成电路开发的需求分析、产品设计、制造 工艺、试验检测以及应用全过程的各个阶段和方面，军事电子和航空航天技术的 发展对可靠性提出了越来越高的要求，推动了可靠性技术的不断发展。由于技术 的发展和需求的推动，集成电路可靠性保证已从过去主要通过可靠性试验和筛选 来控制最终产品的可靠性，逐步转向加强工艺过程控制、加强可靠性设计与功能 设计的协同，在考虑工艺能力和功能设计的同时，针对主要失效机理提出对策和 措施，并对集成电路在全寿命周期中以及特定环境条件下的可靠性指标及其成本 进行综合权衡。现阶段的集成电路可靠性技术包含了可靠性设计与模拟、可靠性 试验与评价、工艺过程质量控制、失效机理与模型研究以及失效分析技术等五个 主要的技术方向。随着可靠性物理研究的不断深入，集成电路可靠性技术呈现出 模型化、定量化、综合化的发展趋势。 在经济利益和科学技术的双重驱动下，集成电路产业获得了比其他行业更快 的发展速度。2 0 世纪9 0 年代以来，随着加工工艺进一步微细化，从微米级向着深 亚微米以及超深亚微米领域发展，设计工具从逻辑级进一步向系统行为级描述发 展，在一块集成电路上可以集成1 0 8 1 0 9 甚至更多的晶体管，实现功能强、速度快、 功耗低的系统，出现了集成电路向着系统集成的方向发展。集成电路的设计将具 有更高的技术含量，集成电路在整个信息产业中所占的比重进一步提高。曾经有 人预言l o o n m 将是器件尺寸的极限，但事实上，采用9 0 n t o 技术的集成电路产品 我们随处可见，6 5 r i m 也很快会进入大生产阶段，而根据i t r s ( i n t e m a t i o n a l t e c h n o l o g yr o a d m a po fs e m i c o n d u c t o r ) r o a d m a p 的最新预测，到2 0 1 6 年，2 2 n m 特征尺寸的工艺技术将进入生产阶段。不可否认，器件尺寸最终会达到他的物理 极限，但最终决定集成电路命运的并不是其物理限制，而将会是经济因素。 长期以来，由于集成电路的集成度一直遵循“摩尔定律”以每1 8 个月翻一番的 速度急剧增加，目前一个芯片上集成的电路元件数早已超过了一个亿，这种快速 发展的趋势正在使集成电路在电子设备中扮演的角色从器件芯片转变为系统芯片 s o c ( s y s t e m0 1 1c h i p ) 。与此同时，超深亚微米的v l s i 工艺特征尺寸已经达到了 0 1 8 1 t m 以下，在特征尺寸不断缩小、集成度和芯片面积以及实际功耗不断增加的 2 等离子体工艺对m o s 器件的损伤研究 情况下，物理极限的逼近使影响集成电路可靠性的各种失效机理的敏感度增强， 设计和工艺中需要考虑和权衡的因素大大增加，剩余可靠性容限趋于消失，从而 使集成电路可靠性的保证和提高面临巨大的挑战。因此，国际上针对深亚微米以 及超深亚微米器件和电路的主要失效机理的可靠性研究一直都在不断深入【1 3 1 。 1 2 等离子体工艺概述 自从集成电路诞生以来，经过不断发展，目前集成电路已经进入超深亚微米 工艺时代。目前商业化半导体芯片制造技术的主流已经达到0 1 3 u m 线宽，且9 0 n m 工艺也已经开始量产。集成电路技术迅速向着更高集成度、超小型化、高性能、 高可靠性的方向发展，一个芯片上可集成高达几亿，甚至几十亿个晶体管。这必 然造成芯片上器件尺寸的不断缩小，随着器件尺寸的不断缩小，传统的工艺已经 不能满足v l s i 制造的需要。而等离子体技术由于具有微细化、低温化、和干式化 等优点，已广泛应用于v l s i 制造中【4 】，深亚微米、超深亚微米器件制造越来越依 赖于等离子体工艺( 由于m o s 器件为目前集成电路中的主要器件，所以m o s 器件 的结构、特性决定了集成电路的性能，所以本文中主要讨论m o s 器件的损伤) 。 在实际的工艺过程中，发现等离子体工艺将在m o s 器件栅氧化层中产生大量的缺 陷。对于m o s 器件来说，栅氧化层的可靠性是最重要的，这些缺陷将对小尺寸 m o s 器件的长期可靠性产生很大的影响。在国外的研究中发现，等离子体损伤随 着器件尺寸的缩小越来越严重；而且等离子体损伤也和天线比有密切关系。v l s i 中m o s 器件特征尺寸缩小是实现高密度和高集成度的关键，所以集成度的提高将 会引起器件特征尺寸的减小和天线比的增大。等离子体损伤已经成为影响深亚微 米器件可靠性和成品率的一个重要因素。 等离子体工艺引起的损伤包括离子轰击造成的物理损伤( 例如离子轰击和声 子作用) ；暴露在等离子体中时栅充电及引起的电应力损伤和紫外线和高能粒子造 成的栅氧化层的边缘损伤。实验表明，充电损伤和边缘损伤对m o s 器件的栅氧化 层可靠性有重大的影响，而且这种损伤随着m o s 器件尺寸的缩小越来越严重。对 于等离子体工艺引起的物理损伤，由于它们位于体硅的深处1 5 j ，对m o s 器件电特 性影响有限，并且通过退火可以很好的消除，所以本文所指的等离子体损伤主要 指充电损伤和边缘损伤。因为m o s 器件为目前集成电路中的主要器件，因此m o s 器件的结构、特性决定了i c 的性能。 第一章绪论 1 2 1 等离子体物理基础 1 等离子体产生原理。 气体放电的基本过程是放电中的带电粒子( 主要是电子) 在电场作用下的运动、 碰撞以及由此造成的气体的激发、去激发、电离、复合和电子发射等过程，这些 过程的综合作用使气体从原来的绝缘态转变为导电状态形成物质的第四态等离子 态。等离子体是一种处于动态稳定状态下的离子、电子组成的整体上是准中性的 混合气体。由于其本身的物理和化学特性，它可以促进处于等离子体气体环境中 的物质发生物理和化学反应。这些反应都可以在低温中进行，因此等离子体技术 在i c 制造工艺中具有广泛的应用前景。 低温等离子体是指在实验室和工业设备中通过气体放电或高温燃烧而产生 的温度低于几十万度的部分电离气体。它一般是弱电离、多成分的并和其他物质 有强烈的相互作用。低温等离子体技术是在辉光放电工艺的基础上发展起来的， 作为一种省料、节能、清洁、简便的新型生产技术，已经成为微电子工艺中最广 泛应用一种技术。 按物理性质，低温等离于体主要有三类： 热等离子体( 或近局域热力学平衡等离子体) ： 冷等离子体( 非平衡等离于体) ： 燃烧等离子体。 热等离于体与冷等离子体因为工业上广泛应用有时又合称为工业等离子体。 冷等离于体或非平衡等离子体主要采用辉光放电、微波放电、电晕放电等方 法产生，放电的电场强度与工作室气压比值较高，通常辉光放电与微波放电中气 体压强远低于大气压( 如l o 6 1 0 3 标准大气压) ，因而气体粒子数密度低，粒子间碰 撞藕合弱，电子在外电场加速作用下获取的能量不能及时地传递给重粒子( 原子、 离子、自由基、分子等) 。结果，低气压等离于体中电子温度远高于重粒子温度， 电子温度可高达几十万度，而重粒子温度则接近或略高于室温。在微电子工艺中 主要是使用冷等离子体。 2 等离子体的性质。 由等离子体物理的性质我们可以知道，等离子体是一种离子、电子的混合气 体，它在总体上是准中性的。但是当某种外界干扰出现，破坏了等离子体的平衡 时，等离子体具有屏蔽这些干扰的能力。假设在等离子体内放入一个带正电的小 球，这个球在等离子体内部引进一个电场。如果等离子体温度很低，可以不考虑 带电离子的热运动，则当球外这一电荷层的厚度使得层中的电荷量与球上所带电 4 等离子体工艺对m o s 器件的损伤研究 荷正好相等时，将形成完全的屏蔽，这时层外等离子体中完全没有电场。但实际 上带电粒子总在热运动，层中的带电粒子会扩散到等离子体内从而将干扰的影响 带入，使该区域中出现电场。随这与球的距离的增加，这一局部电场迅速减小到 零，可见实际上这种层的屏蔽是不完全的。通常这一空间电荷层称为鞘层。也就 是说在等离子体中的带电体周围会存在一个鞘层，这个鞘层中的电势屏蔽了带电 体的电势。鞘层电势等于带电物体与等离子体气体的电势差，又叫做等离子体的 自偏压。 1 2 2 等离子体工艺在微电子技术中的应用 除去在传统的焊接、切割、照明继续扩张其作用外，在微电子加工，光记录 和磁记录技术、材料的表面改性、镀膜、超细超纯材料粉的制备等技术领域显示 了独特的优越性。 1 ) 用于刻蚀 刻蚀是微电子电路加工的关键工艺。过去采用湿法刻蚀，方向性差。随着集 成电路集成度的提高，以无法满足亚微米线宽的要求，目前已逐渐为等离子体刻 蚀所取代。在等离子体刻蚀中，气体放电引起相应的化学反应，形成刻蚀所需要 的自由基或离子，它们与基体材料反应生成易挥发的反应产物后被气体流带走而 对带保护膜的部分则没有影响从而达到刻蚀的目的 2 ) 等离子体聚合以及聚合物的淀积 低压气体放电的环境，特别是高能电子及离子和自由原子、自由基的存在， 提供了常规的化学反应没有的条件，既能使原料气体的分子分解，又可以使许多 有机物单体发生聚合反应。利用辉光放电形成聚合物并淀积于表面形成聚合膜， 可以制备厚度薄并且均匀连续而无针孔的各种功能膜和保护膜。并且生成的聚合 膜具有较好的粘附性。 3 ) 等离子体无机膜淀积 使用p e c v d 淀积速度可以大大提高，工作表面温度可以不必很高。碳化硅， 氧化硅，氮化硅已经成功淀积。例如，利用n 2 0 与s i h 4 作工作气体，采用辉光放 电可以在多层金属之间制备出s i 0 2 薄膜。另外，等离子体溅射可以用来除去光刻 胶；通过表面处理可以生成氮化层。 尽管等离子体技术已经显示了它的独特的功能和应用潜力，但它在工业应用 中还有许多问题尚待进一步阐明和解决。而对等离子体损伤的评估和对策尚在研 究中。特别是当器件尺寸进入深亚微米阶段，等离子体损伤已经成为一种主要的 影响器件长期可靠性的因素，必须加以抑制和消除。 第一章绪论 5 1 3 等离子体工艺损伤( p 2 i d ) 在等离子体工艺中，不同的工艺步骤都可以产生损伤，而不同的工艺步骤对 损伤的敏感性是不同的。不同工艺步骤产生损伤的程度和缺陷数目是不一样的， 它们对器件特性的影响也是不同的。等离子工艺中器件损伤主要发生在以下工艺 步骤【6 】： 1 光刻胶灰化( 即使用氧等离子体去除光刻胶) ，损伤主要发生在过刻蚀阶段。 2 多晶硅金属栅刻蚀，损伤主要发生在接近结束点的时间段。 3 阻挡氧化层刻蚀，损伤主要发生在过刻蚀阶段。 4 接触点刻蚀，损伤主要发生在过刻蚀阶段。 5 预溅射清洗刻蚀，损伤发生在整个暴露的时间段。 6 溅射金属淀积，损伤发生在初始淀积期间。 7 h d p ( 高密度等离子体) c v d 工艺中，损伤发生在初始淀积期间。 我们知道m o s 器件中栅氧化层特性决定了器件特性，它的可靠性也会对器件 产生严重的影响。在以前的研究中发现以上工艺步骤中，灰化【j 7 l 和刻蚀( 多晶砖 金属阻挡氧化层) 对栅氧化层产生损伤最严重，所以在本文中主要讨论灰化和刻 蚀( 多晶硅金属阻挡氧化层) 引起的损伤。 随着o 1 8 u r n 工艺的商业化，栅氧化层厚度已经减小到1 0 n m 以下，这时在以 往并不明显的等离子体工艺引起的损伤已经上升为退化器件长期可靠性和器件成 品率的重要因素。而使用大量的测试技术发现，源自非均匀等离子体的电荷积累 是在未经优化设计的或未在最佳状态工作的等离子体工艺设备中生产的器件的主 要损伤来源。通过研究m o s 电容的击穿电压和m o s f e t 的器件参数漂移，等离 子体引起的工艺损伤已经被大量的研究。随着工艺水平的进步，发现在经过良好 设计的均匀等离子体中也会出现损伤，经过大量的试验确定这是和图形纵横比有 关的另一种电荷积累机制引起的损伤。在可靠性研究中还发现，除了电荷积累产 生的损伤外，由于圆片直接暴露在等离子体中而引起的栅边缘损伤也是加速器件 退化的一个主要因素。 在国外，由于集成度的不断提高，对等离子体损伤的研究受到重视，并已经 取得了极大的成果。在1 9 9 6 年，由于认识到栅氧化层损伤的日益增长的重要性， 在美国真空协会，i e e e e l e c t r o nd e v i c e ss o c i e t y ，和日本应用物理协会共同倡议 下，一群来自美国、日本等1 4 个国家的研究者召开了第一次“关于等离子体工艺 引起损伤的国际研讨会( p 2 i d ) 。来自美国、日本、台湾、韩国和欧洲的每一个主要 芯片制造商都有至少一位工程师出席了这次会议。p 2 i d 提供了一个讨论与等离子 6 等离子体工艺对m o s 器件的损伤研究 体损伤有关的问题的论坛一如损伤是如何产生的，怎样测量损伤，损伤的分布、 如何控制损伤在一定范围内。p 2 i d 的召开标志着国际上已经对等离子体损伤的严 重性和影响有了一个共识。随后，几乎每年都有类似的国际会议召开；在i e e e 可 靠性物理和i e d m 年会中，该问题也是研究的一个热点。 在国内，由于受到工艺水平的限制，所以等离子体损伤并未受到重视，对其 进行的研究也非常有限。但是随着我国i c 工艺的发展，v l s i 中器件的特征尺寸 越来越小，目前s m i c 和华虹n e c 的工艺水平都已进入深亚微米阶段且正向超深 亚微米阶段迈进。而等离子体损伤的影响与以前相比也越来越大，已经逐渐成为 主要的影响器件可靠性的退化机制。所以改进工艺条件和设备以控制和减小等离 子体损伤已经势在必行。 1 4 本论文的主要研究及工作安排 基于以上分析，本文等离子体工艺对m o s f e t 损伤的几个方面进行分析。主 要研究工作如下： 首先根据以往的研究总结出三种等离子体损伤的机制：充电损伤；边缘损伤 和电子屏蔽效应。通过对这3 种机理的详细的分析，初步了解等离子体损伤的产 生原因。分析充电损伤的原理并在此基础上介绍了充电损伤模型。提出了边缘损 伤的3 个步骤，可以看出边缘损伤和充电损伤有着内部的联系。也将对一种特殊 的充电损伤模式一电子屏蔽效应进行分析。对这项工作的描述安排在第二章。 将对超深亚微米p m o s f e t 的等离子体损伤与其n b t i 效应进行了初步的研 究。探讨等离子体损伤加剧n b t i 效应的内在机理。对这项工作的描述安排在第三 章。 在此基础上对目前的主流c u l o w k 大马士革工艺中的等离子体损伤进行了研 究。通过分别对n m o s f e t 和p m o s f e t 施加h c i 和n b t 应力来研究9 0 r i m 铜互 连工艺中的得离子体损伤。重点研究研究天线比和不同天线结构对m o s f e t 可靠 性的影响。同时还研究了损伤的积累效应和与器件的位置关系。对这项工作的描 述安排在第四章。 由于等离子体损伤与微电子工艺方法和条件有密切关系，在分析的基础上提 出了抑制等离子体损伤的方法。主要集中在保护二极管的应用，改进设计规则， 工艺流程工艺设备的改进等几个方向上。对这项工作的描述安排在第五章。 本文的研究是在“十五”预研项目“超深亚微米c m o s 集成电路及可靠性关键 技术研究”和国家8 6 3 重大专项“o 。0 9 微米m o s 集成电路大生产工艺与可制造性 第一章绪论 7 技术”支持下展开的。 作者衷心希望本文的工作能对完善超深亚微米m o s 器件的可靠性研究起到推 动作用。 第二章等离子体工艺损伤机制 9 第二章等离子体工艺损伤机制 等离子体工艺现已广泛的应用于v l s i 器件制造中，其中主要应用于刻蚀多晶 硅，栅氧化层和金属薄膜淀积，p e c v d 前的溅射预清洗，去除光刻胶，甚至是离 子注入工艺步骤中。在等离子体工艺中，硅圆片上的器件常常直接暴露在等离子 体环境中。在等离子体环境中，由于放电而会产生大量的离子和电子。离子由于 电极电势或等离子体自偏压的作用而被加速并向圆片表面运动，它们对衬底物质 作用将产生物理损伤，这促进了表面的化学反应。由于等离子体电荷粒子是垂直 入射到圆片表面的，所以等离子体刻蚀工艺具有各向异性。同湿法刻蚀相比它刻 蚀出的线条更精细，使器件可以做的更小，从而得到了广泛的应用。等离子体去 胶具有对环境污染小、安全、工艺简单易控制、易保持洁净不受粘污等特点，也 大量用于i c 制造，经过几十年的发展，现在已成为i c 制造的工业标准。 本章详细说明了等离子体工艺对m o s 器件的损伤3 种机制：充电损伤：边缘 损伤和电子屏蔽效应。由于充电损伤是目前主要的损伤模式，故重点说明了充电 损伤的物理机制并建立一个简单模型。 2 1 等离子体充电损伤 在等离子体环境中，离子和电子电流可以被多晶硅铝栅电极收集，这时栅电 极的功能就是一个“天线”，栅氧化层可以看作是一个电容。当栅上收集的电荷越来 越多时，栅压也会相应的越来越高，最终会引起栅氧化层产生f n 隧穿【l 引。当f n 隧穿电流等于收集到的等离子体电流时，栅上会出现一个稳态的电压。在f n 电流 的作用下，栅氧化层和界面都会产生缺陷，产生的损伤会引起i c 成品率的降低， 并会加速热载流子退化和t d d b 击穿效应，引起器件长期可靠性问题。在v l s i 技术中，充电效应引起的栅氧化层退化是一个严重的问题。 2 1 1 等离子体充电原理 等离子体是由大量电子、离子和准中性粒子组成的中性气体。电子和离子的 运动会产生等离子体电流。处于l 强等离子源中的圆片表面主要有三种电流成分【8 】： l o 等离子体工艺对m o s 器件的损伤研究 1 在1 3 5 6 g h z 时最大的电流成分是r f 位移电流，但是因为氧化层很薄，它的阻 抗很低，所以这种电流通常在表面充电中 并不重要( 位移电流实际上是一种能量形 式的电流，位移电流流过时氧化层表现为 导体，由于位移电流而在氧化层上产生的 电压降： l d , ，积累的电荷可以忽略，表面 电势变化不大。 图2 1 不均匀性造成的损伤 2 第二种是由于各向异性刻蚀导致的正 离子流量，流量的平均值接近于常数，它基本不例 随时间变化，并线性正比于局部等离子体密度的 变化 3 最后一种成分是电子流量，在每一个r f 循环( b ) 中它可以平衡等离子体区正离子的损失。 在均匀等离子体中，离子和电子电流在一个r f 周 期中局部平衡。此时表面电势接近衬低电势，充 电引起的电荷积累并不是一个大问题。对于非均m 匀等离子体情况有很大的不同。尽管在电极附近 电子和离子电流必须在总体上是净平衡的，但是 在局部它们并不平衡，净等离子体电流的存在导 致在圆片表面局部充电。对一个圆片来说，衬底f d 、 是连续的，具有统一的电势。但是栅电极却是分 离的，不连续的。于是在不同位置的栅电极具有 不同的电势。这将在圆片的某个部分产生大的电 荷积累。等离子体电流的不均匀造成的充电效应【e ) 原理如图2 1 所示。但是当栅氧化层产生隧穿后，。 栅电势将变化。最终等离子体离子和电子电流的 差异将等于氧化层隧穿电流。对不同的栅，正电 荷和负电荷积累都有可能发生，在栅上施加相应 氧 薄弱区栅 图2 2 栅充电过程示意图 的电压。对不同的等离子体工艺步骤，如多晶硅栅刻蚀、金属导线刻蚀、光刻胶 灰化都会产生较严重的充电损伤。图2 2 以多晶硅栅刻蚀中正充电损伤的产生为例 说明充电的原理。首先，在等离子放电中非均匀性导致局部的离子和电子电流的 局部不平衡。但是由于在刻蚀工艺的起始阶段，栅电极覆盖了整个圆片表面，表 面电流平衡了等离子传导电流的不平衡性。此时没有电荷积累，没有栅氧化层损 伤发生。 第二章等离子体工艺损伤机制 在接近结束点时，导电栅电极成为不连续的，表面电流路径被打破，电荷开 始集中。电荷积累率由净局部电流不平衡和暴露的栅面积决定。分离块中的电荷 不断增加，直到栅下的绝缘层由于f n 遂穿开始导电。当刻蚀继续时，分离块体积 减小，直到结束点达到，栅尺寸由掩蔽膜大小决定。此时只有栅电极边缘暴露在 等离子体中，因为面积很小，所以由电流不平衡造成的电荷大量减少，并且随着 时间的增加逐渐稳定下来。当f n 遂穿发生时，在初始阶段，在一个r f 周期中， 由于电子离子电流会随r f 电压有所变化，所以栅电压仍然会随之有所变化。 但是由于f n 遂穿电流不断平衡由栅收集到的离子电流，栅压逐渐稳定下来， 最终等效为在栅上加上一个稳定的栅压。而电子由衬底注入电子注入进栅氧化层 以后，在栅电场的作用下获得更大的动能，这些高能电子会产生陷阱和界面态， 在氧化层中产生电子一空穴对，尤其是在氧化层中的薄弱区，陷阱会大量俘获电 荷。这些陷阱和界面态会使栅泄漏电流 增加，栅击穿电荷q b d 减小，使器件阈 值电压增大，沟道迁移率减小，使器件 更易产生热载流子损伤【l5 j 和t d d b 效 应，从而缩减器件的寿命。损伤的氧化。 层还会引起成品率的损失，因此等离子 体引起的栅氧化层损伤已经成为v l s i 的一个主要问题。 2 1 2 表面充电模型 图2 31 3 5 6 赫兹频率的射频等离子体 放电情况下的传导电流 在r f 等离子体灰化工艺期间，由于局部离子和电子电流的不平衡，等离子 体传导电流i p 将会引起圆片表面局部充电。由于在充电过程中正充电( 充电电流 为正) 和负充电( 充电电流为负) 的结果都是在栅氧化层中产生f n 隧穿电流，其 载体都是电子，产生的陷阱效应相似，而正充电时衬底注入电子将产生更多的界 面态，所以下面我们以等离子体灰化工艺中的正充电为代表建立表面充电模型【1 0 1 。 等离子体表面收集电流由离子电流和电子电流组成。电流组成如图2 3 所示。假设 等离子体电流密度为j p ，而离子电流密度为j i ，电子电流密度为j 。，由著名的朗缪 耳理论，可知圆片表面收集的等离子体电流密度有如下形式： j p ：j e + j , = 0 6 q n , l z b - 了1q n j z , e x p ( 一q ( v p ( t ) - v g ) ) ( 2 1 ) 崎 k i 。 式中q 是电子电量，n i 是离子密度，u b - ( q t j m i ) o 5 是离子布尔热运动速率， m i 是离子质量，i n c 没事是龟子质量。u c 是电子平均热速率。i l c 是电子密度。t c 是电 1 2 等离子体工艺对m o s 器件的损伤研究 子温度，v g 是栅( 天线) 电势。v p ( t ) 是等离子体电势，v p ( t ) _ v o w i s i n ( 、哟是典型 射频放电频率( 1 3 6 5 m h z ) 下的自产生等离子体电势。离子和电子示意图如图2 3 所示。 假定典型的离子电流密度j i j 是1 0 p a d l x m 2 ，栅氧化层厚度l o n m ，等离子体源射 频放电频率f 是1 3 6 5 m h z , 天线比a r ( 与栅相连的导电表面与栅氧化层面积比) 为1 0 0 0 ，在半个射频周期中由离子电流j i 引起的最大栅电压升高为v g ，则由电容 电压特性，它们符合下式： t x c o x = q g = j ix a r ( 2 2 ) 式中c 。为单位面积栅氧化层电容，而j ；a r 为栅充电电流，t 为射频放电的周期。 m o s f e t 栅上所受的应力大小与栅收集电流的能力密切相关。栅收集的电荷是与 栅相连的任何暴露的导电表面( 天线) 面积的函数。天线加强充电的能力由天线比 例决定。因为栅天线结构加强了栅氧化层所受的应力。也就加速退化了栅氧化层损 伤。天线比例越大，在等离子体刻蚀期间产生的缺陷越多，所以式中栅上的等离子 体充电电流等于等离子体传导电流乘以天线比。将上式进行变化得到下式： az：生丝巡一_(23),z x 1 0 0 0 0l l v 。 2 形， 2 1 3 5 6 m h z 3 4 5 n f c m 。 、 这个电压漂移在下半周期中将会被接下来的j 。脉冲所翻转，在一个周期中的 平均电压漂移最终接近于零，这样 小的电压并不会在栅氧化层上形成 大的电应力，因而不会造成损伤。 但是若局部离子和电子电流在 一个r f 循环期间不能保持平衡，在 圆片表面局部就会产生电荷积累。 圆片表面收集电荷的极性依靠那一 种电流成分占优。这些积累的电荷 通过天线收集到栅氧化层上，在栅 氧化层上积累电荷，在栅氧化层上 等离子体充电时间( u s ) 图2 4m o s 器件工艺中栅压瞬态变化行为。 图中波纹起伏被放大了 产生电应力，当应力足够大时，氧化层就会产生f n 隧穿。 但是若局部离子和电子电流在一个r f 循环期间不能保持平衡，在圆片表面局 部就会产生电荷积累。圆片表面收集电荷的极性依靠那一种电流成分占优。这些 积累的电荷通过天线收集到栅氧化层上，在栅氧化层上积累电荷，在栅氧化层上 产生电应力，当应力足够大时，氧化层就会产生f n 隧穿。仍然假定r 为无穷大， 假定净等离子体电流密度j 口为一常数2 1 0 。4 从m 2 ，天线面积比为1 0 0 0 ，稳态时栅 压v 。大约为1 0 v ，不考虑栅氧化层陷阱和界面态的影响，则达到稳态所用的时间 第二章等离子体工艺损伤机制 近似为： t 曲m g m g - 蒜j 1 0 0 0 = 蒜210糍-4c m1 0 0 0 圳知 p 4 ，二- - 一= ，一= l ，j 搬 iz 一- 。 彳2 一。 取c o x = 3 4 5 n f c m 2 ，则上式结果近似为1 7 9 s 。对1 3 5 m h z 的频率来说，这个时 间大约为2 3 0 个r f 循环。但是与秒级和分钟数量级的等离子体工艺来时间相比却 是非常短的。在稳态情况下，电容r 为一恒定的量，此时充电引起的栅电势基本 上为一d c 电势，只是在基电平的基础上有一非常小的波动。其示意图如图2 4 所 示。 而氧化层电流有两种，一种是栅氧化层位移电流，一种是f n 隧穿产生的隧穿 电流。因为电子的质量比空穴小很多，界面处电子势垒比空穴小，所以电子的隧 穿概率要远大于空穴，所以隧穿电流的载体总是电子。当充电电荷为正时，隧穿 在衬底一氧化层界面发生；而当栅充电电荷为负时，隧穿在栅极发生。隧穿电流 将会产生热电子，它们打破s i s i 0 2 界面处的弱键和氧化层中的薄弱点，从而产生 界面态和氧化层陷阱。如果栅氧化层电流足够大，不仅潜在的氧化层陷阱和s i s i 0 2 界面态会被释放出来，而且会有新的氧化层陷阱和界面态产生。由于氧化层中电 子陷阱和空穴陷阱的存在，氧化层中电势分布是不稳定的，这将影响在下一个周 期中的栅电流。陷入的空穴将降低电极附近的电势，而电子陷阱将升高电极附近 的电势，因此栅氧化层中的高斯电场由下式给出： 黔华一趔( 1 一争) + 趔( 1 一争) 一型( 2 - 5 ) 1 “llh“ 式中e 。( t ) 为阴极区电场，e l i l ( t ) 及e “t ) 分别是中间及阳极区电场，注意在上式中已 经考虑了镜像势垒降低效应。氧化层能带图如图2 5 所示，而越过势垒饥的f n 隧穿电流密度有如下形式【1 1 i ： 0 ( f ) = 爿彰e 叫绝( 2 6 ) 式中e 。即式( 2 5 ) 中所示的阴极电场。a 和b 是与电子有效质量和势垒高度有关的 常数。在稳态情况下，隧穿电流与收集的等离子体电流相等，即a g j f n = a w j p 。 假定n t ( t ) 和n + 。( t ) 在初始时刻( t 0 ) 为0 ，也就是说样品在灰化工艺之前是经过 退火的。则j f n ( o ) 可以由( 2 1 ) ( 2 - 6 ) 方程解出。一旦j f n ( o ) 确定了，则n 1 ( t ) 和一( t ) 可以通过电子陷入模型导出【1 2 】。 刀i ( ，) = ，( 1 - - e 一【甜删9 ) + i q ( g ( ) ，g ( ，) a t 一型盐( 1 - e 巾肿) ( 2 7 ) ” 仃暑 电极附近的陷入空穴密度由下式给出： 船? ( f ) = 刀g p 刷( ，) ( m ，一1 ) 衍( 2 - 8 ) 1 4 等离子体工艺对m o s 器件的损伤研究 c f ev s i s i c h n + 多晶硅 ( a ) s i 0 2 n + 多晶硅 ( c ) ec e f v c f ev s i 0 2 n + 多晶硅 ( b ) s i 0 2n + 多晶硅 图2 5 带有氧化层电子陷阱和空穴陷阱的m o s 器件氧化层能带图 代表空穴陷阱e 代表电子陷阱 此处在薄弱区的倍增因子m w 可以表示如下： m 。= 1 + f 口( e 进 碰撞电离系数有如下形式： 口( e ) = p 删乓 在室温下h = 7 8 m v e m ，a o = 3 3 x 1 0 6 。界面态密度由下式给出： ：虬( 1 _ e - j ：用出，彳) ( 2 9 ) ( 2 - l o ) ( 2 1 1 ) 由以上方程组，我们即可计算出等离子体工艺期间暴露在非均匀等离子体中 的圆片的表面电势和栅氧化层电流。 第二章等离子体工艺损伤机制 2 2 等离子体边缘损伤 对于深亚微米m o s 器件，刻蚀多晶硅工艺中，栅边缘将直接暴露在等离子体 中，这时产生的损伤也对器件可靠性产生了非常重要的影响。当暴露在等离子体 中时，由于多晶硅和栅氧化层对等离子体有不同的敏感性，栅边缘将产生微腐蚀 和微切割。但是在现代半导体制造中，这些物理损伤已经可以很好的抑制和消除， 不再是影响器件特性的主要因素。所以在本文的工作中，并未考虑这些物理损伤， 而主要研究的是对器件 电特性有重大影响的氧 化层和界面损伤。由于 离子轰击、紫外线照射、 和化学反应的作用，栅 边缘中可以产生大量的 氧化层陷阱和界面态。 显然多晶硅过刻蚀时间 决定了栅边缘暴露的时 间，所以这些损伤的数 量也和过刻蚀时间密切 相关。近几年的研究发 现，随着器件尺寸的缩 小，边缘损伤日益加强。 所以此处所指的边缘损 伤是指在器件电特性中 可以表现出来的界面态 和栅氧化层陷阱【b 】。由 于多晶硅栅上的光刻胶 作为保护盾阻止器件吸 收更多的光刻胶，所以 u v 引起的损伤更易于 发生在器件栅边缘处。 由于多晶硅栅紫外线对 ( a ) 离子轰击 ( b ) 充电损伤 图2 6 等离子体边缘损伤示意图 氧化层和界面的损伤主要有一下几种途径： 1 ) 高能u v 作用下的直接破键。 2 ) 当u v 能量大于s i 0 2 的带隙能量8 e v 时，氧化层里会产生电子空穴对，这会 1 6 等离子体工艺对m o s 器件的损伤研究 导致栅和衬底的功函数差，在这个本征电场的作用下栅氧化层中将会有电流 流过。 3 ) 在能量大于3 1 e v 的u v 射线作用下来自衬底的载流子光注入会再次引起电 流流过氧化层，导致界面和栅氧化层的退化。 因此u v 损伤与产生的光子的相对强度和能量密切相关。在小尺寸m o s 器件 中，器件尺寸可能只是u v 波长的几倍，由于衍射效应，损伤区扩展到整个栅漏 交迭区，甚至进入沟道区，所以对于小尺寸器件，边缘损伤尤其严重。如图2 6 所 示为等离子体边缘损伤的示意图。 从上图可以了解边缘损伤有3 个阶段f 1 4 】：首先在刻蚀多晶硅时由于栅边缘直 接暴露在等离子体下，受到离子轰击或紫外线辐照，在栅边缘的界面处产生界面 态或陷阱，紧接着多晶硅再氧化工艺中( 热退火) 会恢复这部分损伤，使界面态 或陷阱变为潜在。但在刻蚀天线结构时充电损伤的隧穿电流大部分会从这部分通 过，因为与中间区域相比这部分比较薄弱，使得边缘区域界面态密度增大。最后 在器件工作的过程中，由于漏端附近的高电场产生热载流子效应，使得漏端边缘 损伤进一步加剧。 由边缘损伤的性质可知它会增加栅漏交迭区的缺陷密度，加重m o s f e t 的热 载流子退化，从而对器件长期可靠性产生重大的不利影响，必须采取措施加以控 制和消除。 2 3 电子屏蔽损伤 在研究天线的形状效应时发现，在工艺情况良好的情况下( 例如e c r 刻蚀工艺) ， 即等离子体电流分布均匀时，刻蚀方形的天线或是比较稀疏的条状天线时测试不 到比较明显的损伤。但是在刻蚀比较密集的条状天线时，测量器件电特性时发现有 较大的退化。进一步的研究发现，栅氧化层中产生大量损伤的原因是电子遮蔽效应 的作用1 1 5 1 。2 种条状天线的结构如图2 7 所示，天线都是完全暴露在等离子体中进行 损伤实验。 第二章等离子体t 艺损伤机制 l u jl ! 叫i _ 1 _ 啊-_ t 而_ 目27 两种条状天线形状的示意图 这种损伤可以通过咀f 的模型解释：在接近密集条状金属天线的结束点时 由于微负载效应，线条之间的天线金属仅仅保留一个较短的时目，这个短时间的 结构如图26 所示，由于电子遮蔽效应而引起了m o s 器什的电荷损伤。它可以解释 如下：在刻蚀密集条状天线接近结束点时，条状线条之间的天线金属由于微负载 效应只能保持一段较短的时间。在这个暂时的结构中，几乎所有的离子都会垂直 入射到线条之