（微电子学与固体电子学专业论文）基于65nmcmos工艺的互连串扰及延时优化技术.pdf

摘要 摘要 随着硅c m o s 集成电路工艺开始进入纳米级阶段，集成电路片上互连线的尺 寸和距离不断减小，而片上系统和片上网络芯片所需要的时钟频率不断增加，由 相邻互连线的耦合所引起的串扰噪声与互连线本征延时已成为决定互连电路性能 与可靠性的关键因素。建立简单而有效地串扰噪声与延时解析模型，不仅能够为 电路设计者提供参考，避免发生不必要的时序与逻辑错误，而且为高速集成电路 自动化软件开发提供参考。本文结合纳米级工艺下互连线特性，对互连串扰噪声 与延时的相关问题进入了深入的研究探讨。 本论文首先从纳米级v l s i 互连的基本参数及其工作机理出发，获得了纳米级 工艺互连电阻、电容和电感的表达式。考虑互连参数的频率相关性和铜互连工艺 与低k 介质的引入对互连模型的影响。对于互连串扰耦合噪声，分析了串扰耦合 机理，在d e v g a n 串扰模型与m a r t i n 串扰模型的基础上，考虑了互连电感，建立了 一个新的分布式r l c 串扰噪声解析模型，与h s p i c e 的仿真比较验证模型的精确 性。对于互连延时，介绍了传统的e l m o r e 延时模型、改进的e l m o r e 延时模型与传 输线模型，针对插入缓冲器的时延优化技术的优缺点，基于拉格朗日乘数法，提 出在互连延时满足目标延时的情况下，合理设计插入缓冲器的数目与尺寸，综合 优化互连延时、功耗与硅片面积等各项参数的延时优化模型。最后，考虑串扰效 应对互连延时的影响。对于容性串扰耦合，基于开关因子法，根据互连线间信号 跳变方向的不同，将受扰线与施扰线之间的耦合电容乘以一个开关因子后做接地 处理，通过开关因子的大小来体现串扰对互连延时的影响。对于感性串扰耦合， 利用a b c d 矩阵法，建立耦合互连线的电气方程，通过数学优化与p a d e 降阶技术， 得出了r l c 耦合互连系统中的延时表达式。 关键词：纳米级c m o s 互连串扰延时优化r l c 解析模型参数提取 a b s t r a c t a b s t r a c t r a p i da d v a n c e di nv l s it e c h n o l o g yh a se n a b l e d t h ec m o s i n t e g r a t e dc k c u i ti n t o n a n o m e t e rp r o c e s s t h ef e a t u r es i z eo nc h i pi sc o n t i n u o u s l yd e c r e a s i n ga sw e l la st h e o p e r a t i n gf r e q u e n c yi n c r e a s e s ，i nc o n j u n c t i o nw i t ha s i c ( a p p l i c a t i o n s p e c i f i ci n t e g r a t e c i r c u i t ) d e v e l o p st os o c ( s y s t e mo nc h i p ) a n dn o c ( n e t w o r k o nc h i p ) ，t h ec m s s t a l k n o i s eb e t w e e nt h ea d j a c e n ti n t e r c o n n e c tl i n e sa n di n t e r c o n n e c ti n t r i n s i cd e l a yh a v e b e c o m ec r i t i c a lf a c t o r sf o rc k c u i tp e r f o r m a n c ea n dr e l i a b i l i t y h e n c e ，i ti si m p o r t a n tt o e s t a b l i s hs i m p l ea n de f f i c i e n tm o d e l st oa c c u r a t e l ye v a l u a t et h ec r o s s t a l kv o l t a g ea n d i n t e r c o n n e c td e l a y , w h i c hn o to n l yp r o v i d ear e f e r e n c ef o ri cd e s i g n e r si nh i l g hs p e e d c m o sd e s i g nt oa v o i dl o g i ce r r o ro rf u n c t i o n a lf a i l u r e ，b u ta l s oo f f e re x c e l l e n t a d v a n t a g ef o rt h ee x p l o i t a t i o no fe d a s o f t w a r e t h i sp a p e rm a k e sad e 印r e s e a r c ha n d d i s c u s s i o nf o rc r o s s t a l kn o i s ea n di n t e r c o n n e c td e l a yc o m b i n e dt h ei n t e r c o n n e c tl i n e s c h a r a c t e r i s t i ci nn a n o m e t e rp r o c e s s t h i sp a p e rc o n c e n t r a t e so nt h ec r o s s t a l kn o i s ee s t i m a t i o na n di n t e r c o n n e c t sd e l a y o p t i m i z a t i o nb a s e do nt h e6 5 n mc m o sp r o c e s s ，s y n t h e t i c a l l yc o n s i d e r i n gp a r a s i t i c a l c a p a c i t i v ec o u p l i n ga n dp a r a s i t i c a li n d u c t i v ec o u p l i n g i t so r g a n i z e da sf o l l o w s i n s e c t i o n1 1w ep r e s e n tm e t r i c st oe x t r a c tr e s i s t o r - i n d u c t a n c e - c a p a c i t a n c e ( r l c ) p a r a m e t e r sa n dd i s c u s st h ei n f l u e n c eo ff r e q u e n c y , c o p p e ri n t e r c o n n e c ta n dl o w - k d i e l e c t r i co ni n t e r c o n n e c tp a r a m e t e r s a f t e ra n a l y z i n gc r o s s t a l kc o u p l em e c h a n i s m , a n e wr l cc r o s s t a l kn o i s ee s t i m a t i o nm o d e li se s t a b l i s h e di ns e c t i o ni i ib a s e do nd e v g a n c r o s s t a l km o d e la n dm a r t i nc r o s s t a l km o d e l ，w h i c ht a k e st h ei n d u c t a n c ei n t oa c c o u n t t h er e s u l t sc o m p a r e dw i t hh s p i c es h o wt h ea c c u r a c yo ft h ep r o p o s e dm o d e l t r a d i t i o n a le l m o r ed e l a ym o d e l ，f i t t e de l m o r ed e l a ya n dt r a n s m i s s i o nl i n em o d e la r e i n t r o d u c e di ns e c t i o ni v , a n dt h e nw ei n t e g r a t ep o w e ra n da r e ai n t or e p e a t e ri n s e r t i o n m e t h o d o l o g ya l o n g 、以t l lt i m ed e l a y , d e v e l o pan o v e ld e l a yo p t i m u mm o d e lb a s e do n l a g r a n g i a nf u n c t i o nt od e s i g nt h es i z ea n dn u m b e ro fr e p e a t e r si n s e r t e d i ns e c t i o nv w ei n v e s t i g a t et h ei n t e r c o n n e c td e l a yv a r i a t i o nc a u s e db yc r o s s t a l kn o i s e c a p a c i t i v e c o u p l i n gb e t w e e ni n t e r c o n n e c tl i n e sl e a dt op a a e m - d e p e n d e n td e l a yi sa n a l y z e db y s w i t c hf a c t o rt e c h n i q u ef r o me l m o r ed e l a yd e f i n i t i o n i n d u c t i v ec o u p l i n ge f f e c ti sa l s o c a l c u l a t e db ya b c dm a t r i xm e t h o dt h a te s t a b l i s h e st h er l ci n t e r c o n n e c te l e c t r i c a l e q u a t i o n t h e n i n t e r c o n n e c td e l a y e x p r e s s i o nc a nb ea c q u i r e db ym a t h e m a t i c a l o p t i m i z a t i o na n dp a d er e d u c e d - o r d e rt e c h n i q u e 基于6 5 n m c m o s 工艺的互连串扰及延时优化技术 k e y w o r d s ：n a n o m e t e rc m o s i n t e r c o n n e c tc r o s s t a l k d e l a yo p t i m i z a t i o n r l c a n a l y t i c a lm o d e l p a r a m e t e re x t r a c t i o n 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：。照盈li ：毽日期2 4 翌：5 ：f ! i 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。( 保密 的论文在解密后遵守此规定) 本学位论文属于保密，在一年解密后适用本授权书。 本人签名： 导师签名： 日期捌生：互：! 兰 日期：止牡 第一章绪论 第一章绪论 1 1 互连一纳米级c m o s 集成电路设计的关键 在过去的2 0 年内，集成电路技术得到突飞猛进的发展。究其根源，在于晶体 管尺寸遵循摩尔定律呈指数速度的快速缩小，即特征尺寸每一代缩小约3 0 ，硅 芯片上的电路密度每一代增加约2 倍。如表1 1 所示，i c 特征尺寸从最初的l u m 缩小为0 5 u r n 、0 2 5 u r n 、0 1 8 u m 、0 1 3 u r n ，于2 0 0 4 年进入纳米级阶段，并向更小 尺寸推进；所集成的晶体管从几十个，到现在的上千万甚至上亿：功能从原来只 能实现单纯的与、或、非等简单逻辑运算，到现在的集合了数据采样，数据处理 及控制，输出处理等功能。 表1 1 i t r s2 0 0 4 的工艺发展趋势数据1 1 】 年代 2 0 0 42 0 0 52 0 0 62 0 0 72 0 0 82 0 0 92 0 1 02 0 1 2 工艺n i n 9 06 54 5 d r a m 最小 9 08 07 06 55 75 04 53 5 线宽t i n l 晶体管密度 m c m 2 7 79 71 2 21 5 41 9 42 4 53 0 94 9 0 芯片时钟 4 1 7 1 5 2 0 46 7 8 39 2 8 51 0 9 7 21 2 3 6 91 5 0 7 92 0 0 6 5 g h z 芯片面积 m m 2 1 1 08 21 2 29 71 3 11 0 48 31 0 4 金属布线层 1 0 - 1 41 l 1 5 1 1 1 51 l 1 51 2 1 61 2 1 6 1 2 1 6 1 2 1 6 0 9o 90 9o 80 80 8o 70 7 供电电压v 1 2一1 11 1 1 1 1 o 1 0 1 o 旬9 然而，晶体管尺寸的越造越小，集成密度越来越高。如何将这些数量众多的 晶体管有效地连接起来，并满足越来越高的时钟频率，即如何解决集成电路中的 互连问题成为了纳米级c m o s 工艺下设计的关键。 互连设计的重要性在过去一段时间逐渐得到重视。在2 0 世纪9 0 年代初，芯 片设计师还把互连视为逻辑门的容性负载，导线自身的故有延迟忽略不计。随着 工艺缩小进入9 0 年代中后期，不断增加的导线电阻加上缩短的门延迟使得导线延 迟越发重要。国家半导体行业协会有一个非常著名的导线与门延迟预测图，如图 1 1 。该预测图显示，门延迟和导线延迟之间存在着明显的差距。随着工艺的进步， 门电路的速度将越来越快，导线速度却更慢。尽管在1 8 0 r i m 甚至更低工艺采用铜 2 基于6 5 r 皿c m o s 工艺的互连串扰及延时优化技术 互连及其它低k 介电系数材料来减少互连延迟，然而互连线的延迟仍将占总延迟 的6 0 7 0 ，成为制约系统性能的关键因素【2 】。 p i d 明辅t - c h 1 9 时( n m ) 图1 1 导线与门延迟预测图 另一方面，随着工艺尺寸的缩小，导线与导线之间的线间距逐渐减少，而导 线的纵横比却逐步增加。根据i t r s2 0 0 4 的预测，最小线间距将从2 5 0 n m 工艺时 的2 5 0 h m 缩减到7 0 n m 工艺时的7 0 h m ；而金属纵横比将从2 5 0 h m 工艺时的1 8 ：l 增加到7 0 n m 时的2 7 ：l 。线间距的减少及导线纵横比的增加造成耦合电容快速增 加，已经替代平板电容和边缘电容，成为整个互连电容重要来源。同时，进入超 深亚微米后，时钟频率的提升，互连长度增加与信号边沿速率增大，使得电感效 应开始凸显。特别是铜金属及更加柔软的导线的广泛应用降低了电阻的作用，自 感日益成为信号和时钟网络总阻抗的主要成份。而且随着互连长度的增加，有效 电流回路增大，使得互感变得不可忽略。伴随耦合电容与电感的增加，由上述两 者引起的相邻互连线间的干扰噪声开始成倍上升，在高速高密度的纳米级v l s i 电 路中其危害尤为明显。当串扰的峰值足够大时，它将导致互连线上传输信号的逻 辑特性发生混乱，使互连线的负载管工作不正常。当串扰的噪声峰值接近m o s 晶 体管的阈值电压，由于亚阈值泄漏电流，高速高密度电路将消耗更多的额外功率。 耦合互连所造成的容性与感性噪声已经对纳米设计的信号完整性造成严重威胁， 是互连设计的重要考虑因素之一。 除了延迟与串扰，互连的功耗和可靠性亦是互连设计的重要考虑因素。互连 功耗，主要由开关翻转引起的动态功耗与短漏电流造成的静态功耗两部分组成p 】。 在纳米级设计中，功耗分析是一个非常棘手的问题，具体将在第四章中进行探讨。 可靠性又主要包括热与电迁移两个内容。热，主要指高频设计中功耗导致的热问 题，高密度的功耗会导致温度较高的区域热点。如果温度超过了工作范围，芯片 将失效。电迁移，随着互连线尺寸缩小，电流密度将增大。大的电流密度是铝发 第一章绪论 生电迁移的原因，用铜互连线代替铝互连线有可能解决这个问题。 1 2 本文的基本框架及内容 本论文主要研究6 5 r i mc m o s 工艺集成电路中的互连线，讨论如何进行参数提 取、互连建模、串扰分析与时延优化。工作主要分成以下四个部分。第一部分对 互连参数进行提取，建立互连模型。第二部分，基于第一部分的互连模型，分析 互连线间的串扰噪声，介绍消除串扰的技术方法。第三部分，估计互连时延，重 点研究采用插入缓冲器技术，综合优化互连延迟。第四部分，对容性串扰耦合效 应与感性串扰耦合效应对互连线延时的影响进行探讨研究。 互连的寄生参数不仅影响互连线分类，还是互连建模、串扰分析与时延优化 等工作的基础。本论文在第二章，基于b e r k e l e yp r e d i c t i v et e c h n o l o g i c a lm o d e l ( b p t m ) n ，对纳米级设计的互连电阻、电容与电感进行了准确的提取，分析了铜 互连与低k 介质的使用对互连线的影响，讨论了互连高频效应。随后建立纳米级 互连的近似r c 模型和r l c 模型。 纳米级设计中，相邻互连线的电磁耦合所引起的串扰噪声已成为影响系统芯 片整体性能和信号完整性的重要因素之一，建立简单而有效的互连线串扰解析模 型是十分必要的。本文在第三章，综合考虑电容耦合效应和电感耦合效应，提出 一种纳米级c m o s 分布式互连线r l c 串扰模型。在不用的互连尺寸条件下与 h s p i c e 仿真结果比较，验证了本文模型的精确度与计算效率。之后，对互连串扰 的最小化技术进行了简单的介绍。 纳米级工艺下的互连延迟比门延迟占据更主导的地位，如何有效分析计算与 优化互连延迟已经成为互连设计的重点。本文在第四章，首先提出r l c 互连线的 延迟计算模型，重点研究插入缓冲器的时延优化技术。利用拉格朗日乘数法，推 导出在互连延迟满足目标延迟的条件下，插入缓冲器的最优化设计方法。对于改 变互连线宽与线间距，多时钟通讯的互连流水线技术等其他一系列时延优化手段， 本章也进行了初步探讨。 串扰对互连电路性能的影响不仅表现在给电路引入噪声脉冲，而且还会引起 互连线延时的变化。论文第五章对这个问题进行了研究，基于开关因子法，分析 了容性串扰耦合对互连延时的影响。利用a b c d 矩阵模型，推导了感性串扰效应 下的互连延时表达式。对不同开关信号模式下的串扰延时也进行了相关的探讨。 第二章互连线与互连建模 5 2 1 1 互连线分类 第二章互连线与互连建模 2 1 基本互连线 芯片内的互连线大致可以分为以下三类。第一类是短线( 即局部互连线；对 应0 2 5 u r n 工艺，长l 5 0 0 u m ，宽度为最小线宽尺寸) ，主要用于逻辑门之间或者速 度不高的器件间的连接。通常，短线的长度远远小于信号波长，即l “a 。短线 的延时主要受到线电容和耦合电容的影响。因此采用较薄的、介电常数低的绝缘 材料，如用，= 3 的聚合物代替s ，= 4 的钳q 能够有效提高电路性能。 第二类是中长线( 即半局部互连线；对于0 2 5 u r n - v 艺，宽形 0 5 u r n ) ， 对电路性能起关键作用，如数据总线、控制线、时钟线和电源线等。因此长线的 设计尤为重要，特别需要低电阻率的金属以减少信号线和电源线的电阻损耗；需 要厚的绝缘材料来增加特征阻抗，以减少延时；需要较宽的线和线间距减少串扰。 然而，尽管宽线、宽间距可减小r c 延时和串扰，但会影响布线密度。如果要 保证布线密度时减小延时，只能通过增加布线层，这又会增加层间的电容效应及 工艺难度和制造成本。综合密度、性能和成本考虑，当前互连结构采用不均匀的 多层互连结构替代传统的一层或多层板布线结构，以协调彼此间的冲突。 在现代的互连多层布线系统中，如图2 1 所示【5 l 。各层的布线宽度、线条数目 等均不相同。从低层到高层，线宽、线间距逐渐增加。相应地，连线也由局部短 线变为全局长线。在最低的一、二层，布线主要是短线，其r c 延时影响不大，因 此可以采用紧凑布局方式，使封装密度最大。在最上层，布线主要为全局长线， 往往是可决定系统性能的关键线网，因此需要采用宽松的布局方式，以增加线间 距、减小关键线网上的时延与串扰。此外，项层金属线一般最厚，有利于布置低 偏差的时钟线、低损耗的电源总线和传送速度快的数据线。 6 基于6 5 n m c m o s 工艺的互连串扰及延时优化技术 2 1 2 互连关键线网 加口口口蛾 嘶 二二二二二二 一 琊口口口口 ：示希百屙一嵋口口口口口口口 厂 加兰亓5 t i 芒i - e 丌三局部互连 二二二二二 黼 图2 1 现代互连多层布线系统 片上互连的关键线网包括信号线、时钟线、电源线与地线。随着集成电路工 艺从超深亚微米进入纳米级阶段，这些线网布线的重要性越来越引起人们的关注。 要求对其进行合理布线优化，消除布线拥挤、优化时延、减小耦合效应、消除串 扰、保证信号完整性，提高互连系统性能。 2 1 2 1 信号线布线 信号线作为片上互连传输信号的主要路径，遵循如下的布线特点： ( a ) 尽量缩短平行走线的长度以降低串扰的影响。 ( b ) 相邻层间的信号线设计成x 走向与y 走向，通过互相垂直正交分布， 增加自电容，减小互电容，降低耦合电容，来避免平行走线带来的巨大串扰，如 图2 2 l 5 j 所示。 ( c ) 交指状结构布线，以体积换性能。尽管空间是芯片设计的一个重要限制 因素，但如果能以很少的空间牺牲来得到较大的性能提高，也是很可取的。图2 3 【5 j 给出了该结构的具体应用。如将l o u m 的时钟信号线用两条5 u m 的信号线代替， 两条3 u m 的地线用三条2 u m 的地线代替。这种方法不仅不增加电阻，而且能使总 电容减少2 7 ，总电感减少4 3 ，面积仅增加l l 。 第二章互连线与互连建模 7 电源 啊x m 4 = 二二二= = 二= = = 二= y m 3 口一口口一口x m 2 二二= 二= 二二二二= = y m i 口l 口l 口lx 图2 2 具有五层金属层的芯片内互连线结构 s = l u m地s = l u m 2 i 2 2 时钟线布线 图2 3 交指状的时钟结构图 在整个布图流程中，时钟布线位于布局之后而一般信号网布线之前。由于时 钟线网在整个超大规模集成电路设计中的重要性，时钟布线往往被授予最高的优 先权。时钟布线的主要目标是尽量减少时钟偏差，对连线总长度及延时进行优化。 其布线设计一般可以分为以下几个方面，如图2 4 所示 6 1 ： ( a ) 时钟子树的拓扑生成，将给定的时钟端点按照一定的方式生成一棵树状 的拓扑结构，使时钟偏差和布线总长最小化，并按此拓扑结构指导时钟网络布线。 ( b ) 时钟树的实体嵌入，该过程确定时钟线网的具体布线。时钟线网布线时， 要优化连线长度，且保证延迟平衡。 ( c ) 采取缓冲器插入优化策略。缓冲器对负载电容具有去耦合效应，适量地 在时钟线网中插入一些缓冲器，可有效地改善连线延迟。 ( d ) 变线宽优化策略。通过选择合适的连线尺寸对互连线进行优化，减少互 连线的连线时延，增加时钟网络的可靠性，降低偏差敏感度。 8 基于6 5 n m 0 4 0 s 工艺的互连串扰及延时优化技术 2 1 2 3 电源地网络布线 图2 4 分级时钟网络布线图 传统的设计中，针对电源地网络的设计流程比较简单，凭经验设计初步的电 源地网络，布线之后进行验证，出现问题则在下一次迭代中修复【丌。而进入纳米 级阶段，随着特征尺寸的缩小与口的大量应用，设计的集成度大大提高，增加了 设计的功耗密度。同时，芯片核心电压的降低，如6 5 r i mc m o s 工艺的供电电压已 经低至o 7 5 v ，电源的抗干扰能力不断减弱。这些问题导致电源地网络设计的难 度大大增加，设计中所需要考虑的因素也随之复杂： ( a ) 电路可靠性问题，必须满足最大电压降约束和金属电迁移约束。过大的 电压降会导致逻辑错误或降低开关速度，过大的金属电迁移则可能导致电源地网 络过早失效。 ( b ) 布线面积优化问题，为满足最大电压降和金属电迁移约束，一般采用加 宽电源线和地线的方法。但布线资源会很宝贵，直接影响集成度，因此必须对电 源地线网络的面积进行优化。 ( c ) 均匀供电问题，尽可能地避免某些区域电流过度集中，局部过热的现象。 2 2 互连线建模 随着u l s i 电路进入纳米级时代，互连的寄生效应变得更加的突出。即使铜互 连减小了互连电阻，低k 介质材料降低了互连电容，工艺尺寸的持续缩小仍使得 寄生效应对互连系统起主导作用。如何建立精确而有效的互连寄生模型成为互连 设计的重点。 第二章互连线与互连建模 9 2 2 1 互连电阻r 2 2 1 1 直流电阻的建模 图2 5 为互连线截面图，其中w 是互连线的宽度，r 是互连线的厚度，互连线 长度是，。实验数据表明，线电阻r 在相当大的频域范围内( 1 0 g h z ) ，由于趋肤 效应不显著可以近似等于其直流值如嘲，如式( 2 - 1 ) 示： 尺= 也= 而p * l 式( 2 1 ) 式中，p 是互连材料的电阻率( 单位q c m ) 。表2 1 列出了一些常用导电材料的 电阻率3 1 。越是集成电路中最常用的互连材料，因为它的成本较低且与标准的集 成电路制造工艺相兼容。不过，灿的电阻率较大，随着对互连性能的要求越来越 高，最先进的工艺已经开始采用c u 代替a l 作为导体。 t t 上 图2 5 互连线截面示意图 表2 1 常用导电材料电阻率 材料材q c m 铝( a 1 ) 2 7 铜( c u ) 1 7 银( a g ) 1 6 金( a u ) 2 2 钨( w ) 5 5 由于在给定的工艺条件下，互连线厚度是一个常数，所以公式可以重新写成： r = 屹= 民万l 式( 2 - 2 ) 其中r = 争，为材料的薄层电阻，单位为q 。 式( 2 2 ) 表明，一个方块导体的电阻与它的绝对尺寸无关。为了得到一条导 线的电阻，只需将薄层电阻乘以该导线的l i w 比。表2 2 列出了i b m 和t s m c 公 司1 8 0 r i mc m o s 工艺时各种材料的薄层电阻值。从表中可以看出，对于长互连金 属是优先考虑的材料，而局部互连则倾向于选择多晶作为互连材料。尽管扩散层 l o 基于6 5 n m c m o s 工艺的互连串扰及延时优化技术 ( + 、p + ) 的薄层电阻与多晶相当，但由于其电容大从而与其相关的r c 延迟大， 因此还是应当尽量避免采用扩散导线。 表2 21 8 0 r i mc m o s 工艺时的表面电阻及接触电阻值 i b mt s m c 材料 表面电阻( q r j )接触电阻q表面电阻( q o )接触电阻q n + 6 57 66 89 6 p + 6 17 47 71 0 2 p o l y 6 47 18 08 9 m l0 110 0 8 m 20 1 02 0 70 0 84 8 7 m 3o 1 04 0 3o 0 89 7 4 m 40 1 06 1 30 0 71 4 3 8 m 5o 0 98 2 10 0 71 8 9 8 m 60 0 l 8 4 30 0 3 2 1 3 2 2 2 1 2 交流电阻的建模 在低频场合时，用上述的直流电阻表示互连电阻已经满足精度要求。但是随 着频率的升高，与频率分量变化的其他现象开始占主要地位，最主要的是趋肤效 应( s k i ne f f e c t ) ，它使得互连电阻变成与频率有关。取名为“趋肤效应”的原因在于， 高频电流倾向于主要在导体的表面( s k i n ) 流动，其电流密度随进入导体的深度而 呈指数下降。图2 6 显示了高频时互连线上的电流分布i s 。观察发现这里的电流分 布集中在互连线的底部，这是因为导线和地平面之间的电磁场把电荷拉到了底部。 w 图2 6 互连线上的电流分布 参考直流电阻公式，交流电阻心由式( 2 3 ) 表示1 8 】： 屯：而p l ：孕 加3 ) 式中，6 表示趋肤深度，定义为电流下降为它的额定值的p 。1 时所处的深度，其表 达式如式( 2 - 4 ) 【羽： 6 = 厮 式( 2 - 4 ) 第二章互连线与互连建模 其中，厂是信号的频率，p 是周围介质的介电常数( 一般情况下等于真空的介电 常数，即肛= 4 万1 0 - 7 日m ) 。 图2 7 描述了趋肤深度随频率变化的曲线，可以看出，频率上升导致趋肤深度 的急剧下降。对于6 5 n m 工艺下的全局互连线，当厂1 0 g h z 时，趋肤深度8 t ( 导 线厚度) ，交流电阻开始成为互连电阻中不可忽略的一部分。互连电阻r 如式( 2 - 5 ) 所示 8 1 ，由直流电阻也和交流电阻如两部分组成： 天= 如2 + 如2 式( 2 5 ) 2 三 驾 瞵 盏 翅 2 2 1 3 铜互连工艺 频率( g 皿) 图2 7 铜导线趋肤深度作为频率的函数 采用铜作为导线材料的制作方法称为“铜互连工艺”，由i b m 公司于1 9 8 5 年率 先研制成功，并在申请这项技术专利时将它取名为d a m a s c e n e 9 1 。铜取代铝作为导 线最主要的好处在于电阻值的减小。在室温下，纯铝的电阻值为2 乩q c m ，而纯 铜的电阻值为1 7 u q c m 。改用铜互连后，芯片性能可提升3 0 - 4 0 ，显著改善i c 传输性能。其次，铜互连可以提高系统的可靠性。现有的铝材料( 通常选用掺入商 量c u 的a 1 c u 合金材料) 在器件密度进一步提高到情况下会出现由电子迁移引发的 可靠性问题，而铜由于其熔点较铝高，电子迁移失效时间要比铝大1 2 个数量级， 具有更好的抗电迁移性能，可以在更小的互连层上通过更到的电流密度。再者， 铜互连可以有效降低互连层的厚度。图2 8 比较了采用铜和铝作为互连时，互连结 构层数【1 0 1 。 叩 叩 却 叩 呻 叩 叩 加 o 9 8 7 6 s 3 2 1 1 2 基于6 5 n m c m o s 工艺的互连串扰及延时优化技术 2 2 2 互连电容c 籁 皿 噻 翎 工艺代( u m ) 图2 8 不同互连材料时的互连金属层数 纳米级工艺下的多层布线中，互连电容会引起u l s i 的信号延时、波形失真、 时钟脉冲畸变与滞后等现象，严重影响电路性能。如何准确有效的提取互连电容 的问题得到了广泛研究。图2 9 给出了现代u l s i 设计中互连电容的基本提取步骤 【_ 7 1 。首先，场解算器以互连参数( 包括金属厚度、绝缘层厚度、介质常数等) 为输 入，完成关键线网的特性提取；其次，利用解析模型库，实现大规模的版图级参 数提取，生成电路网表；最后，将电路网表传递至模拟器，以验证、优化电路性 能。然而，上述方法过于复杂化，是否能够利用一些简单的一阶模型，准确有效 地对互连电容的本质及参数进行提取成为互连电容建模的重点。 2 2 2 1 电容c 的建模 图2 9 互连电容的基本提取步骤 互连电容最简单的模型是平板电容器模型，如图2 1 0 所示。如果互连线的宽 度明显大于绝缘材料的，那么就可以假设电场线垂直作用于电容板级，它的电容 可以用平板电容模型来表示，如式( 2 6 ) 3 1 ： 第二章互连线与互连建模 c = 垒聊 式( 2 6 ) 0 式中，w 和1 分别为互连线的宽度与长度，k 和s 。表示绝缘层的厚度和她的介电 常数。o e o x 等于两项的积，即s 。- e ，岛，- 8 8 5 4 1 0 1 2 ，所是真空的介电常数， s ，是绝缘材料的相对介电常数。 图2 1 0 平板电容器模型 在实际应用中，为了在减小工艺尺寸时使导线的电阻最小，要求保持导线的 截面( 形h ) 尽可能的大；同时，为具有较少的面积开销，采用较小的w 值来 得到较密集的布线。这使得w h 的比例一直随工艺缩小在稳步下降，进入纳米级 工艺，w h 比值已经降到l 以下。此时在导线侧面与衬底之间的电容( 即边缘电 容) 成为了总电容的不可或缺的一部分。这一效应如图2 1 1 ( a ) 所示，要对这一 几何形态建立确切的模型变得非常困难。工程上普遍采用如图2 1 1 ( b ) 的简化模 型来建模：平板电容由宽度为w 的互连线与地平面之间的垂直电场决定，边缘电 容用直径等于互连线厚度h 的圆柱形互连线模拟，得到如下的近似公式( 2 7 ) 【3 】： c _ + 2 警- 4 丽2 7 f z , o x l 式( 2 7 ) w ( b ) 图2 1 1 边缘场电容：( a ) 边缘场；( b ) 边缘场电容的模型 。 由 1 4 基于6 5 n m c m o s 工艺的互连串扰及延时优化技术 上述将单个矩形导体放在接地平面上的微带线( m i c r o s t r i pl i n e ) 结构，对于 互连层数目限制在l 或2 层的互连系统来说，是一个良好的半导体互连模型。但 是随着工艺的进步，互连层数逐渐增加，现在的6 5 r i mc m o s 工艺下的互连系统， 互连层数在8 1 2 层，此时认为一条导线完全与它周围结构隔离，只与地之间存在 电容耦合的假设已经不能成立。如图2 1 2 所示的多层互连结构中导线间的电容耦 合，每条导线不仅只是与接地的衬底耦合，而且也与处在同一层及相邻层上的邻 近导线耦合【l o 】。互连结构中导线间的电容已成为主要因素，对于在较高互连层中 的导线来说，这一效应尤为明显，因为这些导线离衬底更远。 龟眩) w i 旧 i l 上 删f 何鞲一 s 以 牛牛牛 s u d s t r a t e 图2 1 2 多层互连结构中的导线电容 为减少模型复杂度，有效提取互连电容参数，采用了如图厶1 3 所示的模型模 拟多层互连线结构【4 】。其中，与顶端和底部电容器相对应的平行板代表了所有垂直 分布的导线，典型情况下认为这两个平行板都作接地处理，用( 1 i n e - t o g r o u n d c a p a c i t a n c e ) 表示。相邻互连线间的耦合电容用e 融( 1 i n e - t o - l i n e ) 表示。w 、t 、 d 分别为金属线宽度、厚度和离地平面距离，s 为线间距，表示层间介质的介电 常数。互连总电容为【4 】： = 2 ( 巳删+ 巳础) 式( 2 - 8 ) 式中，与c 。础表达式如下： = s 唔n 2 2 ( 南3 t 9 + 1 矗0 7 6 呒知0 1 2 ， 式( 2 9 ) 哪4 6 恢急) 0 0 9 + 们4 ( 高杀) i l + 1 1 6 d 赢) 0 1 6 瞬赫) 1 1 8 】 式( 2 1 0 ) 第二章互连线与互连建模 1 5 2 2 2 2 低k 介质材料 g n d 图2 1 3 多层互连线结构的等效电容模型 在集成电路中，有着极好热稳定性、抗湿性的二氧化硅( 0 2 ) 一直是金属 互连线问使用的主要绝缘材料。然而，随着集成电路技术的进步，由互连阻容迟 滞( r cd e l a y ) 引起的信号传播延迟、线间干扰及功率耗散成为集成电路工艺技术 发展不可回避的课题，具有较低介电常数的绝缘材料越来越受到青睐。优良的低k 介质材料不仅具有良好的电绝缘性能，而且具有良好的可加工性，更重要的是它 能够减小互连线之间的寄生电容，从而降低r c 延时，提高电路工作速度。 目前国际上注重开发和使用低k 的介质材料，多数采用聚酰亚胺( k 为3 3 5 ) 作为介质材料。美国新研制出一种k 值为2 4 2 8 的s o g ( 涂布玻璃) ，日本和韩 国开发了k 3 的h s q s o g 。另有一种值得注意的互连新工艺技术，即在互连线 之间插入空气间隙隔离，使介电常数进一步降低。 2 2 3 互连电感l 在集成电路进入深亚微米之前，互连电感往往被电路设计者认为是一种听到 过但对他们现在的领域没有任何影响的元件而不予考虑。随着工艺缩小至深亚微 米，出于性能要求，一些全局信号线和时钟线开始采用较宽且较厚的顶层金属互 连线进行布线，研制具有更低电阻率的c u 导线代替舢线，以便减小连线电阻， 降低互连r c 延迟；同时，输入时钟频率增大且信号上升时间变短，电信号中包含 的高频分量越来越多。这些原因使得电感在芯片上开始显现它重要的作用。对互 连电路产生包括振荡和过冲效应、信号反射、线间耦合及开关噪声等一系列影响， 成为电路设计中不可忽略的因素。 1 6 基于6 5 姗c m o s 工艺的互连串扰及延时优化技术 2 2 3 1 何时需要考虑片上电感 既然电感对互连电路性能有严重影响，我们肯定不希望在设计中忽视潜在的 电感问题。那么，何时我们需要考虑片上电感这样的问题。基于传输线模型分析， 如图2 1 4 所示，文献【1 1 】提出了关于互连长度，的下述参考判据： 忐出委后 其中r 、l 、c 分别为单位长度的电阻、自电感和对地电容，是驱动互连线的c m o s 电路输入端的信号上升时间。 如果互连模型满足上述方程，则需要考虑电感的影响。该方程从两个方面对 ，厅 互连线进行了约束。第一方面， 云昙是为了保证互连线等效l u c 电路处于欠 阻尼状态。对于图2 1 4 等待r l c