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文档简介

数字电子技术基础大作业报告课程名称：数字电子技术基础设计题目：verilog hdl 状态机编程院 系：控制科学与工程系班 级：姓 名：学 号：指导教师：设计时间：2011年12月xxxverilog hdl状态机编程1 设计任务利用verilog hdl设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换如图所示。图 12 设计步骤1. 安装quartus ii软件并破解。2. 根据设计要求编写程序代码。3. 生成仿真电路图和波形如图。3 程序代码module moore(clk,din,op);input clk,din;output op;reg1:0 current_state,next_state;reg op;parameter s0=2b00,s1=2b01,s2=2b10,s3=2b11;always(posedge clk)begincurrent_state=next_state;endalways(current_state or din)begincase(current_state)s0:beginop=0;if(din=0)next_state=s0;elsenext_state=s1;ends1:beginop=0;if(din=0)next_state=s0;elsenext_state=s2;ends2:beginop=0;if(din=0)next_state=s0;elsenext_state=s3;ends3:beginop=1;if(din=0)next_state=s0;elsenext_state=s3;enddefault:beginop=0;next_state=s0;e
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