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.大作业4-基于D触发器的四位格雷码加1计数器的设计一、状态图Q4Q3Q2Q10000011000100011000111010111010101001100111110111010100111101000 Q4Q3Q2Q100011110000001110011010000010011010011111000110010010111101001100110011110101011 Q4(t+1)Q3(t+1)Q2(t+1)Q1(t+1)化简得到：Q4(t+1)= Q4Q1+Q4Q2+Q3Q3(t+1)= Q2+Q3Q1+Q3Q2(t+1)=Q2+Q1+Q4Q3Q1Q1(t+1)= +Q3Q2+Q4Q3+Q4Q2根据D触发器的特性方程Q（t+1）=D，可得4个激励方程得D4=Q4 +Q3D3=Q2+Q3D2= Q2+Q1(Q4Q3)D1=(Q3Q2)+Q4(Q3Q2)=Q4(Q3Q2)二、仿真1、原理图2、编译原理图3、波形仿真4、波形编译5、设定I/O6、生成逻辑符号三、增加异步清零和计数使能增加两个输入端，clr和EN，为1时两个端口有效。四、代码module A(cp,state); parameter S0=4b0000,S1=4b0001,S2=4b0011,S3=4b0010,S4=4b0110, S5=4b0111,S6=4b0101,S7=4b0100,S8=4b1100,S9=4b1000; input cp; output 4:1state; reg 4:1state; always(posedge cp) case(state) S0: state=S1; S1: state=S2; S2: state=S3; S3: state=S4; S4: state=S5; S5: state=S6; S6: state=S7; S7: state=S8; S8: state=S9; S9: state=S0; default state=S0; endcase endmodule五、总结 D 型触发器的输入输出关系简单明了，通过状态图等画出卡诺图，得到输入输出关系是多位寄存器的基本结构。HDL考虑现态和次
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