可控脉冲发生器.doc

EDA 技术与 FPGA 应用课程设计报告 I 成成 绩绩 评评 定定 表表 学生姓名刘金佳班级学号1103040110 专 业电子科学与 技术 课程设计题目可控脉冲发生器 设计 评 语 组长签字 成绩 日期 20 年 月 日 EDA 技术与 FPGA 应用课程设计报告 II 课程设计任务书课程设计任务书 学 院信息科学与工程学院专 业电子科学与技术 学生姓名刘金佳班级学号 1103040110 课程设计题目可控脉冲发生器设计 实践教学要求与任务实践教学要求与任务 实现周期 占空比均可调的脉冲发生器 1 采用 1khz 的工作时钟 2 脉冲周期 0 5s 6s 占空比 10 90 3 可初始化 周期 2 5s 占空比 50 4 自行设计设计下载后的验证方案 5 完成全部流程 设计文档 模块设计 代码输入 功能仿真 约束与综合 布 局布线 下载验证等 工作计划与进度安排工作计划与进度安排 本设计持续两周 其中最后一天为答辩时间 第 1 2 天 讲解题目 准备参考资料 检查 调试实验软硬件 进入设计环境 开始 设计方案和验证方案的准备 第 3 5 天 完成设计与验证方案 经指导老师验收后进入模块电路设计 验收设计文 档 第 6 7 天 完成模块电路设计 进行代码输入 并完成代码的仿真 验收代码与仿真 结果 第 8 9 天 约束设计 实现 下载验证 验收验证实现 第 10 天 修正设计 整理设计资料 验收合格后进行答辩 指导教师 201 年 月 日 专业负责人 201 年 月 日 学院教学副院长 201 年 月 日 EDA 技术与 FPGA 应用课程设计报告 III 摘 要 可控脉冲发生器是产生脉冲波形信号的电路 本次课设要求除了控制周期和占空 比外 还需要具有初始化生成周期为 2 5 秒占空比为 1 1 的脉冲信号功能 本文介绍 了依据可控脉冲发生器功能要求进行内部电路方案设计的过程 并在此基础上将输入 输出以及各个控制端口的逻辑关系细化 制成 flowchart 然后按照流程图的逻辑顺序 用 Verilog HDL 语言描述出来 再用 ModelSim 进行功能仿真 分析仿真波形得出结果 在 QuartusII 下进行逻辑综合和适配下载 最后在 Xilinx 公司的 Cyclone 的芯片 EP1C6Q240C8 中绑定管脚 进行硬件仿真 完整地建立了测试平台 完成了功能和时 序仿真 从而保证了设计的功能与时序的正确性 关键词关键词 占空比 周期 可控脉冲 仿真 QUARTUSII EDA 技术与 FPGA 应用课程设计报告 IV 目 录 摘 要 III 引 言 1 1 总体电路结构设计 2 1 1电路功能与性能 2 1 2 主要算法和实现难点 3 1 3 电路接口 3 1 4 电路功能框图 4 1 5验证方案 4 2 模块设计 7 3 设计仿真与测试 12 3 1 仿真与测试的功能列表 12 3 2 仿真平台构建和仿真结果 13 3 2 1 顶层仿真平台与激励 13 3 2 2电路功能仿真结果 13 Toc377052706 3 2 3 电路后仿真结果 15 3 3 测试环境的搭建与测试结果 15 3 3 1 测试环境模拟 15 3 3 2电路测试结果 16 4 电路约束与综合实现 16 4 1 时序约束 16 4 2 引脚锁定约束 17 4 3 电路综合报告 17 4 4 设计实现与下载 18 结 论 19 参考文献 19 附录 设计源代码 20 EDA 技术课程设计报告 1 引 言 VHDL 的英文全名是 Very High Speed Integrated Circuit Hardware Description Language Verilog 作为 IEEE 的工业标准硬件描述语言 在电子工程领域 已成为事实上的通用硬件描述语言 CPLD Complex Programmable Logic Device 复杂可编程逻辑器件 是从 PAL 和 GAL 器件发展出来的器件 相对而言规模大 结构复杂 属于大规模集成电路范围 是 一种用户根据各自需要而自行构造逻辑功能的数字集成电路 其基本设计方法是借助 集成开发软件平台 用原理图 硬件描述语言等方法 生成相应的目标文件 通过下 载电缆 在系统 编程 将代码传送到目标芯片中 实现设计的数字系统 本设计要实现可控脉冲发生器电路 采用 FPGA CPLD 的方案 使用 Cyclone 芯片 开发过程中采用 Xilinx 的集成工具 QuartusII 设计过程是这样的 先根据设计任务 要求进行方案的设计 包括引脚确定 功能框图与控制方法等 然后依据电路手册以 及真值表写 HDL 代码的输入与功能仿真 功能仿真采用 HDL 仿真工具 Modelsim 完成 功能仿真后再 QuartusII 平台下进行电路的约束与综合 综合结果无误后进行布局与 布线 生成配置文件 最后下载 测试 从而完成设计 EDA 技术课程设计报告 2 1 总体电路结构设计总体电路结构设计 1 1电路功能与性能 脉冲发生器就是要产生一个脉冲波形 而可控脉冲发生器则是要产生一个周期和 占空比可变的脉冲波形 可控脉冲发生器的实现原理比较简单 可以简单的理解为一 个计数器对输入的时钟信号进行分频的过程 通过改变计数器的上限值来达到改变周 期的目的 通过改变电平翻转的阈值来达到改变占空比的目的 可控脉冲发生器电路的功能主要集中在三方面 一是对周期的调控和采取 范围 为周期 0 5s 6s 占空比 10 90 二是对占空比的调控和采取 范围为占空比 10 90 三是接收到置位信号时产生周期 2 5s 占空比 1 1 的脉冲信号 电路的具体功能细节 罗列如下 1 周期的调控和采取 通过开关 datainT 和开关 EN1 来控制信号 当 datainT 产 生的高电平被时钟上升沿采中后 进行判断信号 EN1 是高电平还是低电平 若 为高则产生等级 1 信号 计数器 0 5s 上升一等级 总共为 12 等 0 5s 1s 1 5s 2s 2 5s 3s 3 5s 4s 4 5s 5s 5 5s 6s 低电平则 产生等级 1 信号计数器 0 5s 下降一等级 当锁存器收到 EN2 高电平新时录 入新的等级和数据 此时的周期为当前信号将产生的周期 当锁存器收到 EN2 低电平时则不改变 当锁存器收到置位信号时 优先产生周期为 2 5s 的信号 2 占空比的调控和采取 通过开关 datainM 和开关 EN1 来控制信号 当 datainM 产生的高电平被时钟上升沿采中后 进行判断信号 EN1 是高电平还是低电平 若为高则产生等级 1 信号 计数器 10 上升一等级 总共为 9 等 10 20 30 40 50 60 70 80 90 低电平则产生等级 1 信号 计数器 10 下降一等级 当锁存器收到 EN2 高电平新时录入新的等级和数据 此时的占空比为当前信号将产生的占空比 当锁存器收到 EN2 低电平时则不改 变 当锁存器收到置位信号时 优先产生占控比为 50 的信号 3 置位信号 按键 preset 将产生一个 1bit 的信号给锁存器 如上所说 当收到 置位信号后当优先给予产生模块一个产生周期为 2 5s 占空比为 1 1 的信号 EDA 技术课程设计报告 3 1 2 主要算法和实现难点 本电路设计的主要算法是占空比预定值 s 的计算 占空比预定值 周期 占空比 cutQ cutM 100 实现难点一方面在于如何使脉冲发生器信号产生模块 F 中的信号翻转条件稳定下 来 不会随着输入的改变而导致周期无限延长 这经过多加一个锁存模块锁定周期和 占空比从而解决问题 另一方面是验证方面 需要对比实验进行对比数据是否不符 比如周期不等于给予的条件 或给了信号后周期是否改变 这些需要多次试验解决 1 3 电路接口 可控脉冲发生器电路分为输入信号 输出信号 具体接口如下表 1 2 所示 表 1 1 接口信号表 名称IO 属性 描述备注 datainTin 周期输入信号 1bit高电平有效 datainMin 占空比输入信号 1bit高电平有效 clkin 输入时钟 频率 1KHz rstnin 输入信号 1bit 低电平复位高电平有效 presetin 输入信号 1bit 置数端 低电平置数低电平有效 en1in 输入信号 1bit 控制 高 低电平有效 en2in 输入信号 1bit 高电平取值高电平有效 outout 输出信号 产生的目的信号 out2out 输出信号 为了与目的信号对比产生的固定周 期 占空比信号 out3out 用于显示占空比情况 接灯 out4out 用于显示占空比情况 接灯 out5out 用于显示占空比情况 接灯 out6out 用于显示占空比情况 接灯 out7out 用于显示周期情况 接灯 out8out 用于显示周期情况 接灯 out9out 用于显示周期情况 接灯 out10out 用于显示周期情况 接灯 EDA 技术课程设计报告 4 1 4 电路功能框图 依照功能 电路的功能框图如下所示 图 1 1 电路功能框图 1 5验证方案 仿真部分验证 仿真部分验证 赋值予各输入信号 查看不同情况下输出是否和预测的相同 找出不同点进行 程序修改 赋值 initial begin preset 0 20000 preset 1 1000 preset 0 end initial begin en1 0 1200 en1 1 20000 en1 0 end EDA 技术课程设计报告 5 initial begin en2 0 1000 en2 1 1700 en2 0 180000 en2 1 1000 en2 0 end initial begin datainT 0 500 datainT 1 250000 datainT 0 end initial begin datainM 0 500 datainM 1 250000 datainM 0 End EDA 技术课程设计报告 6 硬件验证方法硬件验证方法 开发板上如图 1 2 5 个输入分别连接三个拨挡开关和两个按键 datainT 接 K8 datainM 接 K7 en1 接 K6 en2 接 S1 preset 接 S2 输出接十盏灯 D1 1 到 D1 4 为占空比等级显示 D1 5 到 D1 8 为周期等级显示 D2 1 为目标输出信号 D2 2 为对比输出信号 K6 K7 K8 图 1 2 若产生的目标信号为周期为 1s 占空比为 30 的目标信号的时候 D1 1 到 D1 4 中 D1 3 和 D1 4 亮 D1 5 到 D1 8 中 D1 7 亮 D2 1 循环式亮 0 3s 灭 0 7s EDA 技术课程设计报告 7 2 模块设计 设计共有 5 个功能模块 周期输入 T 模块 占空比输入 M 模块 锁存器模块 计算 占空比对应周期产生的占空比预定值 S 模块 信号产生 F 模块 1 周期输入 T 模块 按键 T1 信号通过开关 EN1 的处理后给予计数器一个信号加或 减 0 5s 开关 EN1 控制输入信号产生的效果 高电平 0 5s 低电平 0 5s 开 关 T1 输入信号 datainT 高电平有效 计数器 cutT 计算对应此时的输入 T 值 并发送给锁存模块 流程图如图 2 1 仿真信号预期如图 2 2 图 2 1 Y Y Y Y Y Y EDA 技术课程设计报告 8 图 2 2 2 占空比输入 M 模块 按键 M1 信号通过开关 EN1 的处理后给予计数器一个信号加 或减 0 5s 开关 EN1 控制输入信号产生的效果 高电平 10 低电平 10 开关 M1 输入信号 datainM 高电平有效 计数器 cutM 计算对应此时的输入 T 值并发送给 S 模块 流程图如图 2 3 仿真信号预期如图 2 4 图 2 3 Y Y Y Y Y Y Y Y EDA 技术课程设计报告 9 图 2 4 3 锁存器模块 接收到周期或占空比信号后判断开关 EN2 信号 是否刷新锁存器 里面得值 接收到初始化信号后 刷新周期锁存器值为 2 5s 占空比预定值锁存 器为 0 5 开关 EN2 控制输入信号产生的效果 高电平刷新锁存器值 低电平不 刷新 计算器 cutQ 和 cutW 分别计算锁存器中的周期值和占空比预定值并发送 给信号产生模块 流程图如图 2 5 2 6 仿真信号预期如图 2 7 图 2 5 EDA 技术课程设计报告 10 图 2 6 图 2 7 4 计算占空比对应周期产生的占空比预定值 S 模块 接收 cutQ 和 cutM 的信号并 计算出对应的占空比预定值并给予计数器 s 计数器 s 计算占空比预定值并发送 给锁存器模块 5 信号产生 F 模块 收到锁存器传来的信号作为比较值 计数器 cut1 计算时间 当 cut1 值不大于占空比预定值 cutW 时 输出高电平 当 cut1 值大于占空比预 定值 s 时 输出低电平 当 cut1 值等于周期值 cutQ 时 计数器 cut1 清零 输 出高电平 流程图如图 2 9 2 10 EDA 技术课程设计报告 11 图 2 8 图 2 9 EDA 技术课程设计报告 12 3 设计仿真与测试 功能验证分为两部分 一部分是电路功能与时序的软件仿真 采用 Moldsim 完成 另一部分是将配置文件下载后在开发板上对设计进行测试 通过对 datainT datainM out out2 out3 out4 out5 out6 out7 out8 out9 out1 0 en1 en2 preset rstn clk 信号的管脚绑定及在置数 清零 周期输入 占空 比输入 取值状态下的输入输出结果分析进行 3 1 仿真与测试的功能列表 功能仿真与测试要针对每一条设计需要实现的功能进行 设计中要求实现的 需 要仿真与测试功能列表如下 1 复位功能 当复位信号低有效时 电路应处于复位状态 运行控制信号处于 无效 低电平 任何输入没有响应 目标输出灯 D2 1 常亮 等级显示灯全灭 当复位信号变为高电平时 电路正常工作 2 置位信号 当有置位信号的时候 并且复位信号为高电平时 无视其他输入 直接刷新锁存器值并产生周期为 2 5s 占空比为 1 1 的目标信号 3 在 rstn 1 且 EN1 1 的状态下 输入 datainT 为高电平时候 则计数器 cutTs 随 着输入时钟上升沿不断 500 4 在 rstn 1 且 EN1 0 的状态下 输入 datainT 为高电平时候 则计数器 cutT 随 着输入时钟上升沿不断 500 5 在 rstn 1 且 EN1 1 的状态下 输入 datainM 为高电平时候 则计数器 cutM 随 着输入时钟上升沿不断 500 6 在 rstn 1 且 EN1 0 的状态下 输入 datainM 为高电平时候 则计数器 cutM 随 着输入时钟上升沿不断 500 7 在 rstn 1 且 EN2 1 的状态下 输入 preset 为低电平时候 则计数器 cutQ 随着 输入时钟上升沿不断刷新值为 cutT 8 在 rstn 1 且 EN2 0 的状态下 输入 preset 为低电平时候 则计数器 cutQ 随着 输入时钟上升沿不断刷新值为 cutQ 既不变 9 在 rstn 1 且 EN2 1 的状态下 输入 preset 为低电平时候 则计数器 cutW 随着 EDA 技术课程设计报告 13 输入时钟上升沿不断刷新值为 s 10 在 rstn 1 且 EN2 0 的状态下 输入 preset 为低电平时候 则计数器 cutW 随着 输入时钟上升沿不断刷新值为 cutW 既不变 3 2 仿真平台构建和仿真结果 3 2 1 顶层仿真平台与激励 仿真激励的构造是针对需要验证的功能的 测试文件为 aa tb v 将 aa v 中的激励 信号引入 加载到例化的功能模块中 这里采用查看波形的方式确认输出是否正确 需要查看的波形的功能有以下内容 输入波形是否符合激励设定的值 输出是否 符合各个状态下的期待功能 3 2 2电路功能仿真结果 仿真后的波形图如下页图 3 1 图 3 2 图 3 1 整体视图 EDA 技术课程设计报告 14 图 3 2 图 3 3 EDA 技术课程设计报告 15 3 2 3 电路后仿真结果 电路的后仿真是要在布线完成之后 生成电路网表的仿真模型和标准延时文件 再在仿真器中进行仿真的方法 主要为了查看时序是否满足要求 这部分工作只简单 进行了一下 将功能仿真的激励施加到网表中 加载延时文件 得到的结果同上面的 功能仿真时一样的 3 3 测试环境的搭建与测试结果 3 3 1 测试环境模拟 图 3 4 输出接十盏灯 D1 1 到 D1 4 为占空比等级显示 D1 5 到 D1 8 为周期等级显示 D2 1 为目标输出信号 D2 2 为对比输出信号 若输出为占空比为 1 1 周期为 3S 的目标信 号时 则 D1 2 D1 4 D1 7 D1 8 亮 D2 1 循环亮 1 5s 灭 1 5s 输入 datainT 接 K8 datainM 接 K7 en1 接 K6 en2 接 S1 preset 接 S2 若要输入 datainT 为高电平 时 则开关 K8 往上打 若要输入 preset 信号为 1 时 按下 S2 键 EDA 技术课程设计报告 16 3 3 2电路测试结果 忘记在现场拍照 功能如预期 4 电路约束与综合实现 FPGA CPLD 设计中的约束主要可以分为两个方面 一是时序约束 另一个是管脚 约束 而一般不考虑面积约束 设计规则约束和工作环境约束 综合工具直接采用 ISE 的 XST 进行 4 1 时序约束 时序约束主要分为输入 输出延时约束 时钟约束以及异步时钟数据间的约束等内容 本设计中只有一个时序 即为输入时钟 1KHZ 的时钟 图 4 1 EDA 技术课程设计报告 17 4 2 引脚锁定约束 图 4 2 管脚约束所要完成的只要锁定输入输出的 led 灯管脚 开关的管脚和按键的管脚 4 3 电路综合报告 图 4 3 EDA 技术课程设计报告 18 4 4 设计实现与下载 1 启动编程器后 首先进行硬件设置 点击 Hardware Setup 按钮 选择 USB Blaster 2 分别点击 Add File 和 Add Device 添加对应的芯片和配置文件 3 选定配置文件 点击 start 按钮即可开始编程 EDA 技术课程设计报告 19 结 论 忙了很多天设计和仿真 一开始真的什么头绪都没有 一直翻着网页想找成品敷 衍了事 后来发现很多都需要金钱买 比如知网的报告 想想估计这样的成品估计过 不了关 于是开始正式的自己做 从一开始我就选择了可控脉冲发生器这个课设 是因为脉冲发生器在课堂上见得 挺多的 而且别人还不选 做这个课设我就想 按步骤一步一步走吧 从资料收集 到逻辑分析 再到编写 程序 时序仿真到最后的上板子实现 一步一步自己慢慢摸索 有时候看到别人做的 比我快 就比较烦躁 当时还有考试 想问一下别人吧 同寝室的还忙这自己的 而 且他们业没详细的看过我的程序 半桶水业不好给我建议 到最后还是我自己解决 于是我明白了有些事靠别人不靠谱 这次实验我做的很慢 不过还是做出来了 成就感还是有的 毕竟这是大学第一 次最正式的挑战 总的来说 这次课设是比较难 也比较有收获的一次 它让我明白了做事必须持 之以恒 EDA 技术课程设计报告 20 参考文献 1 彭介华 电子技术课程设计指导 北京高等教育出版社 1997 2 Micheal D Ciletti Advanced Digital with the Verilog HDL M 电子工业出版社 2004 3 王金明 杨吉斌 数字系统设计与 Verilog HDL 京电子工业出版社 2002 4 刘明业等译 硬件描述语言 Verilog 清华大学出版社 2001 5 李士忠 高功率带绕式脉冲变压器的研究 D 国防科学技术大学 2005 年 EDA 技术课程设计报告 21 附录 A 设计源代码 module aa datainT datainM clk rstn preset en1 en2 out out2 out3 out4 out5 out6 out7 out8 out9 out10 input datainT datainM input clk rstn preset en1 en2 output out out2 out3 out4 out5 out6 out7 out8 out9 out10 wire datainT datainM clk rstn preset en1 en2 reg out out2 out3 out4 out5 out6 out7 out8 out9 out10 reg 12 0 cutT always posedge clk or negedge rstn 输入周期模块 T if rstn cutT 500 else if en1 1 if cutT 6500 cutT 500 min T 0 5S else if datainT cutT cutT 500 T 0 5s else cutT cutT else if cutT 0 cutT 6000 max T 6 0S else if datainT cutT cutT 500 T 0 5s else cutT cutT reg 12 0 cutM always posedge clk or negedge rstn 输入占空比模块 M if rstn cutM 10 else if en1 1 if cutM 100 cutM 10 min M 10 else if datainM 0 cutM cutM 1 M 10 else cutM cutM else if cutM 0 cutM 90 max M 90 else if datainM 0 cutM cutM 10 M 10 else cutM cutM reg 12 0 cutQ 周期锁存器模块 always posedge clk if preset 0 cutQ 2500 else if en2 1 cutQ cutT else cutQ cutQ wire 12 0 s assign s cutQ cutM 100 占空比对应周期的预定值的计算模块 always posedge clk 实现等级显示 if cutQ 500 begin out7 0 out8 0 out9 0 out10 1 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end EDA 技术课程设计报告 22 else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 1000 begin out7 0 out8 0 out9 1 out10 0 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 1500 begin out7 0 out8 0 out9 1 out10 1 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 2000 begin out7 0 out8 1 out9 0 out10 0 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 2500 begin out7 0 out8 1 out9 0 out10 1 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end EDA 技术课程设计报告 23 else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 3000 begin out7 0 out8 1 out9 1 out10 0 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 3500 begin out7 0 out8 1 out9 1 out10 1 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 4000 begin out7 1 out8 0 out9 0 out10 0 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 4500 begin out7 1 out8 0 out9 0 out10 1 EDA 技术课程设计报告 24 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 5000 begin out7 1 out8 0 out9 1 out10 0 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 5500 begin out7 1 out8 0 out9 1 out10 1 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if s cutQ 20 100 begin out3 0 out4 0 out5 1 out6 0 end else if s cutQ 30 100 begin out3 0 out4 0 out5 1 out6 1 end else if s cutQ 40 100 begin out3 0 out4 1 out5 0 out6 0 end else if s cutQ 50 100 begin out3 0 out4 1 out5 0 out6 1 end else if s cutQ 60 100 begin out3 0 out4 1 out5 1 out6 0 end else if s cutQ 70 100 begin out3 0 out4 1 out5 1 out6 1 end else if s cutQ 80 100 begin out3 1 out4 0 out5 0 out6 0 end else if s cutQ 90 100 begin out3 1 out4 0 out5 0 out6 1 end else begin out3 out3 out4 out4 out5 out5 out6 out6 end end else if cutQ 6000 begin out7 1 out8 1 out9 0 out10 0 if s cutQ 10 100 begin out3 0 out4 0 out5 0 out6 1 end else if