（微电子学与固体电子学专业论文）嵌入式sram的高速、低功耗设计及优化.pdf

摘要 随着微电子工艺技术水平的不断提高，嵌入式s r a m 呈现出更高集成度、更 快速及更低功耗的发展趋势。近年来，集成s r a m 的各种系统芯片己屡见不鲜， 它们在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的 作用。本文主要针对嵌入式同步双口5 1 2 x 2 8 b i t 静态存储器的设计进行了详细的 阐述。文章结合存储单元静态噪声容限( s n m ) 及软误差率( s e r ) 的分析，对静态 八管单元进行了优化设计，在保证缩小芯片面积( 存储单元的尺寸为：5 8 7 6 5 4 u r n 2 ) 的同时提高了存储单元的工作稳定性( s n m 8 r = 5 3 0 m v ) 。设计存储器每一 部分电路的时候，都仔细考虑了如何降低芯片功耗和提高工作速度。如用三级灵 敏放大器来提高数据读出的速度，读写速度可达到2 9 6 n s 。为了减小阵列中存储 单元问的串扰问题，提高芯片的可靠性，在存储阵列版图设计时，采用了字线“错 序译码”结构和位线“间隔译码”结构。设计中还采用了仲裁逻辑电路判断双口 的存储优先权，芯片采用0 1 9 u mc m o s 硅栅双阱制造工艺。芯片尺寸为：7 4 6 3 6 9 6 6 7 4 u m 2 。s r n d 的字长为2 8 b i t 关键词：s r a m静态八管单元静态噪声容限( s n d 灵敏放大器 仲裁逻辑 a b s t r a c t w i mt h ec o n t i n u o u s l yi m p r o v i n go ft h em i c r o e l e c t r o n i c sc r a f tt e c h n i q u el e v e l e m b e d d e ds r a m p r e s e n tat r e n do f t h eh i 曲e ri n t e g r a t i o n , h i g h e rs p e e d i n ga n dl o w e r p o w e r i nr e c e n ty e a r s i t sn o t 疔e s ho ft h a ty o uc a ns t h ev a r i o u ss y s t e mc h i po f t h e i n t e g r a t e ds r a m 柚y w h e r c t h e s ec h i ph a v ep o s i t i v ee f f e c ti nt h ea s p e c t so f i m p r o v i n g t h es y s t e mf u n c t i o n , r a i s i n gt h ec h i pr e l i a b i l i t ya n dl o w i n gd i s s i p a t i o np o w e re t c t h i s t e x tm a i n l yd e s c r i b e st h ed e s i g no f t h ee m b e d d e ds y n e h r o n o md u a l - p o r ts r a m b a s e d o nt h ea n a l y s i so f t h es n ma n ds e r , 8 tc e l la r eo p t i m i z e d , w h i d an o to n l yr e d u c e l l s z e ( t h em e m o r yc e i l s i z e ：5 8 7x6 5 4 u m ：) b n ta l s or l a k t h es r a mm o r e r e l i a b l e ( s n m s t = 5 3 0 m v ) a tt h et i m eo f d e s i g n i n ge v e r yp a r t so f t h es r a mc i r c u i t , h o w t ol o wt h ep o w e ra n dr a i s et h es p e e dw a gc o n s i d e r e dc a r e f u l l y f o re x a m p l e ，t h eu s e d g e o ft h et h r e e - r a t e d 湖s ea m p l i f i e rc a nr a i s et h es p e e do fr e a d i n g t h ed e s i g ni n t r o d u c e d t h ea r b i t e rl o g i ct os o l v et h ep r o b l e mj u d g et h es t o r i n gp r i o r i t yo ft w oi n p u t s t h e a c c e s st i m ec a nk c 印w i t h i n2 9 6 n s w eu s e dt h es t r u c t u r eo fd e s e q u e n c i n g - d e c o d e r m e m o r ya r r a ya n di n t e r v a l - d e c o d e rm e m o r ya r r a yi nt h ed e s i g no ft h el a y o u to ft h e m e m o r ya r r a yf o rm i n i s h i n gt h ed i s t u r bp r o b l e ma n dr a i s i n gt h er e l i a b i l i t y t h ec h i pi s f a b r i c a t e db yad o u b l ep o l y s i l i e o n , f o u rm e t a la n dt w i n - w e l lo 1 8 u r nc m o sp r o c e s s t e c h n o l o g y ，a n dt h ec h i ps i z ei s7 4 6 3 6 9 6 6 7 4 u r n z t h es r a m w o r dl e n g n li s2 8b i t s k e y w o r d s ： s r a ms o f te r r o rr a t e ( s e r 】 8 ts t a t i cr a mc e l ls o u s ea m p l i f i e r s t a t i cn o i s em a r g i n ( s n m ) a r b i t e rl o g i c 独创性声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究 成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不 包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或 其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做 的任何贡献均已在论文中做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名；袖雄日期旦牡 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕 业离校后，发表论文或使用论文工作成果时署名单位仍然为西安电子科技大学。 学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全 部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。( 保密的论文 在解密后遵守此规定) 第一章绪论 第一章绪论 1 1 半导体存储器的概述 半导体存储器最早出现于2 0 世纪6 0 年代，到目前为止，已有4 0 多年的发展 历程。当前的许多数字化设计都与数值和程序指令的存储有关。在当今的高性能 微处理器中，一半以上的晶体管是用在缓冲存储器当中的，而且在可以预见的将 来，这一比率还有望增加。这种状况在系统级层次上表现得尤为突出，高性能工 作站和计算机包含的半导体存储器容量可达1 0 2 4 m 位组以上，并且这一数字还在 持续增长。因此半导体存储器通常被看作是数字逻辑系统设计中最重要的微电子 器件，这些系统包括计算级系统和从卫星到消费类电子产品的以微处理器为基础 的系统。因此，半导体存储器由于工艺水平的进步而得到的存储容量增大和速度 加快的发展，就会对其它数字逻辑系统的性能有很大的影响( 2 0 世纪随着半导体存 储器应用范围的不断扩大，半导体存储器的发展也越来越迅速，它的发展可以扶 以下几个方面看出： 1 工艺水平的提高：半导体存储器的制造工艺从一开始的数十微米己发展到 现在的9 0 纳米，甚至己开始尝试4 5 纳米的工艺； 2 存储容量的增大：工艺水平的提高，使得器件的特征尺寸缩小，从而使存储 容量的增加成为可能，已从一开始的不到1 0 0 位增加到现在的几g b ； 3 功耗的降低：便携式产品( 如手机和掌上计算机等) 的大量出现和应用，使得 半导体存储器的工作电压越来越低，己从原来的5 伏左右降低到现在的o 8 伏左右， 同时，电源电压的降低又使得半导体存储器的功耗越来越低； 4 速度的加快：数据的存取时间，对于可读、写存储器来说，主要是指它的读 取数据对间( 是描述半导体存储器速度的一个最重要的参数 。数据的存取时间己从 原来的几百纳秒发展到现在的3 纳秒左右( 对于s r a m 而言) 。 1 2 半导体存储器分类 半导体存储器的类型可以根据存储器的功能、读取数据的方式和数据存储的 原理来进行划分。如表1 1 所示，半导体存储器一般划分为两类：一类为挥发性随机 存取存储器( r p d 讧s ) ，另一类为非挥发性存储器。挥发往存储器的存储信息掉电后 会消失，所以称这一类存储器为挥发性存储器。挥发性随机存取存储器是最灵活 的一种存储器，它可以同时提供读和写功能和有可比性的读、写时间。根据存储 数据的不同原理，它又可分为静态随机存取存储器( s r a m ) 和动态随机存取存储器 ( d i ( a m ) 。其中，s r a m 利用一个带有正回馈的触发器来存储数据信息，而d r a m !嵌入式s r n d 的高速、低功耗设计及优化 则利用电容上的电荷来存储数据信息，由于电容存在一个电荷泄放的问题，所以 对于d r a m 来说，需定时刷新以弥补被泄放的电荷从而使存储的信息不被破坏， 因此称之为动态r a m 。 非挥发性存储器的存储信息掉电后仍然存在，所以称这一类存储器为非挥发 性存储器，它主要被用于计算机、航空、远程通讯和消费类电子中，用来存储程 序和微代码。非挥发性存储器中所存储的数据可以是永久不变的( 理论上) ，或者 是可编程的，这取决于存储器件的结构。它主要包括两大类存储器：一类为只读存 储器( r o m ) ，另一类为f l a s h 。在r o m 中，又可分为掩模式r o m ( m a s kr o m ) 、 可一次编程r o m ( p r o m ) 、可擦除可编程r o m ( e p r o m ) ( 这一般是指用极紫外线 光进行擦除的那一类e p r o m ) 和电可擦除可编程r o m ( e 2 p r o m ) f l a s h 的全称是 f l a s h e 2 p r o m ，虽说它也属于电可擦除可编程r o m 一类，但由于它近几年的发展 非常迅速且引人注目，所以一般都把它单独归为一类。 表1 1 半导体存储器的分类 挥发性随机存储器非挥发性存储器 r a mr o m f l a s h s r a mm a s k r o m d r a mp r o m e p r o m e 2 p r o m 1 2 1 挥发性存储器 在过去的半导体存储器发展的四十年间，d r a m 由于其高密度和每位的低成 本的优点而成为产量最高的挥发性存储器，它被广泛地用作计算机中的主存。同 时还出现了一些特种d r a m ，包括c a c 髓d r a m ( c d r a m ) 、增强d r a m ( e d r a m ) 、同步d r a m ( s d r a m ) 和r a m b u s d r a m ( r d r a m ) ，其存储单元 数组电路和标准的d r a m 大同小异，外围电路彼此各异，因此也各有不同的结构和 特点。c a c h ed r a m 是日本三菱电气公司开发的专利技术，从1 9 9 2 年起己能提供 小批量产品，所谓c a c h ed r a m ，就是在d r a m 芯片的外部插针和内部d r a m 之间插入一个s r a m 作为二级c a c h e ( 高速缓冲存储器) 来使用。它是一种经控制 器接到c p u 的特种d r a m ，极大地提高了处理器的效率。增强d r a m 是美国 r a m t r o n 公司于1 9 9 2 年推出的，也是该公司的专利技术。其设计目标主要有四个：( 1 ) 第一章绪论 在全部总线周期内使等待状态趋近于零：( 2 ) 使系统容易升级：( 3 ) 采用标准d r a m 的 体系结构和封装形式：( 4 ) 成本比标准d r a m 不能高得太多。s d r a m 是一种带一级 c a c h e 的且同c p u 直接相连接的特种d r a m 。同步d r a m ，是四类特种d r a m 中 最先发展起来的，也是最有前途的产品。正在由为数众多的世界级半导体厂商陆 续开发，其中最具代表性的厂商有：日本的日立、东芝、三菱、n e e 等公司，美国 的n ( 德州仪器) 、i n t e l 等公司及韩国的三星电子公司等。1 9 9 3 年下半年己推出 6 6 m h z 产品，1 9 9 4 年又有1 0 0 m h z 的产品问世。同步d r a m 很可能成为下一代d r a m 之标准。r a m b u sd r a m 是根据美国加州r a m b u s 公司提出的r a m b u s c h a n n e l 技术进行设计的另一类特种d r a m ，目前主要用在对质量和速度有很高 要求的带图形显示功能的计算机中。 s r a m 的存储容量约为d r a m 的四分之一，因此每位的成本就约为d r a m 的四 倍，但是s r a m 能提供低功耗和高速，现在s r a m 的存储容量和性能由于工艺水平 的提高，器件几何尺寸的缩小及电路结构的改进而得到了很大的增长，存储密度 每三年增加四倍，存储容量现已可达到1 8 m 位，速度可达3 n s ，有效地改善了s r a m 存储容量小的缺点。如今，高速、高存储容量的s r a m 主要用作为超级计算杌中的 主存、小型机和工作站中的缓存、超大规模集成电路( v l s i ) 测试设备中的测试码 模式存储器，同时它还被广泛地应用于远程通讯如人造卫星，和消费类电子产品 如手机、存储卡、笔记本计算机、电子照相机和打印机中。 早期的s r a m 是采用双极、n m o s 和c m o s 三种互相独立的工艺制造的。到了 2 0 世纪8 0 年代中期，大部分的s r a m 是采用c m o s t 艺的。如今，s r a m 的种类繁 多，除了传统的m o ss r a m # y ，还有高速的双极和g a a ss r a m 全双极s r a m ， 虽说只占了整个s r a m 的不足1 的市场份额，但却常被应用于高速、低存储容量的 场合。目前的一些消费类s r a m 采用“混合m o s ”工艺，用来满足高存储容量的 需要，还有采用全c m o s t 艺用来满足高存储容量和低功耗的要求。高速和高存储 容量的s r a m 是采用c m o s 和混合m o s 工艺，同时还可采用双极和c m o s 工艺的组 合，即b i c m o s 工艺制造。b i c m o ss r a m 综合了m o ss r a m 存储单元面积小的 优点和双极型外围电路速度快，性能好的优点。除了双极和m o s 这两种被称为“体 硅”技术的存储器外，还发展了运用绝缘体上的硅的隔离工艺如蓝宝石上的硅所 制造的s r a m ，这种s r a m 的抗辐射能力大大增强b i c m o sd r a m 与全c m o s d r a m 相比，具有特定的优点，特别是在存取时间方面有很大的改善。 1 2 2 非挥发性存储器 1 掩模式只读存储器( m a s kr o m ) ：m a s kr o m i 筝 j - - 个典型运用的例子是用在 如洗衣机、计算器和游戏机等有固定用途的产品的处理器中，用来存储那些固定 一4 嵌入式s r a m 的高速、低功耗设计及优化 程序。存储在其中的信息是永恒不变的。它的特点是结构简单，易于制造，但灵 活性差。 2 可一次编程r o m ( p r o m ) ：它可以让客户根据自己的需要进行编程，一般是 在它的存储单元中加入一些熔丝( 可以是镍铬合金、多晶硅或其它导体) ，然后就 根据需要通过给某些熔丝加上大的电流使其熔断而使与其连接的晶体管失效，从 而达到编程的目的。它的特点是可编程但只能编程一次。这样的话，在编程中出 现的一个小小的错误，就会让整个器件报废。为了解决此问题，人们就又研制出 了一些可重复编程的存储器，虽说它们的编程速度比较慢。 3 极紫外线光可擦除可编程r o m ( u v e p r o m ) ：它的核心部件就是一个浮栅晶 体管( f l o a t i n gg a t et r a n s i s t o r ) ，其结构如图l 。1 所示。浮栅晶体管的最重要的特性是 g 出 图1 1 浮栅晶体髫的截面国 它的阐值电压的可编程性。当在表1 1 所示结构的栅一源和漏一源之间分别加上 1 5 2 0 v 的大电压，则产生的大电场将会引起雪崩注入，衬底中的电子就会获得足 够的能量而变为“热电子”并穿过第一层氧化绝缘层，被浮栅俘获，这就称之为 浮栅晶体管的编程过程。由于浮栅的四周被绝缘性能优良的二氧化硅( s i 0 2 ) 所包围， 所以即使在不加电源电压的情况下，浮栅上被俘获的电子仍能保存很多年( 一般为 十年左右) ，因此就产生了非挥发性存储器。由于浮栅上所俘获的电子使得在其上 产生一个负电压，从一个器件的角度来看，这将意味着阐值电压的增大( 典型值为 7 v 左右) ，所以在栅一源之间加上普通的5 v 电压己不足以打开此器件，信息保存 其中。u v e p r o m 就是通过极紫外线光来进行擦除的，极紫外线光通过在氧化层内 直接产生电子空穴对而致使其能轻微地导电，将存储在浮栅上的电子泄放掉，达 到擦除的目的。叭，e p r o m 的擦除速度很慢，根据极紫外线光强度的不同需几秒钟 到几分钟的不等的擦除时间，而且擦除时还需将其从系统中拿出，放到特定的装 置中用极紫外线光进行擦除，且只能进行全部擦除，很不方便。此种存储器还存 在擦除次数有限的缺点，一般可擦除1 0 万次左右。但是u v e p o r m 也有其特有的优 点，它的存储单元简单，存储容量可与d r a m 媲美，这使得其在制造大容量存储 器时成本较低。综上所述，u v e p r o m 适宜用于制造大容量且不需经常编程的存储 器。 第一章绪论 - 4 电可擦除可编程r o m ( e 2 p r o l 岫：e 2 p r o m t 拘 心部件也是一个浮栅晶体 管，其结构示于图1 2 中g a t e 。此结构与图1 1 所示的结构很相像，只是用来使浮栅 j _ 一 - 1 d v i r l o v 圈1 2e 2 p r o m t 争浮栅晶体管横截面图 图1 3 随穿效应的i - v 曲线 与沟道和漏极隔离的部分绝缘层的厚度减小到l o 纳米或更低。当在薄的氧化层上 加上1 0 v 左右的电压时，电子通过隧穿效应到达浮栅并被其俘获。完成编程操作。 此隧穿效应的i n 曲线如图1 3 所示，由图可见，此种编程机构的主要优点是其可逆 性，即只要将编程时的电压反向就可实现擦除过程。e z p r o m 与u v e p r o m 相比， 既有优点也有不足之处。优点是擦除速度快，可支持1 0 5 擦除编程周期和可有选择 的进行擦除编程。不足之处在于当注入电子到浮栅上时，会增大器件的阂值电压， 而当进行擦除操作时，又会降低v t ，这样就存在如何控制闽值电压的问题。从浮 m。叫 卜 嘲怔； 1 ； 图1 4e 2 p r o m 存储单元( 读过程) 栅上移去过多的电子，将会导致耗尽型器件的产生，从而使得标准的字线电压无 法关断器件，引起错误操作所以e 2 p r o m 的存储单元中都包括两个晶体管，一个 为浮栅晶体管，用作为存储管，另一个为普通的晶体管，由字线控制，用作为开 关管，如图1 4 所示，编程时，浮栅晶体管的阐值电压大于电源电压v d d ，进行读 操作时，浮栅晶体管就相当于一个关闭的开关。因此价p r o m 比u ! p r o m 存储单 元所占的面积大，g e 2 p r o m s 6 特殊结构的浮栅晶体管的造价很高并难以制造，这 些都使得e p r o m 的每位的成本比u v e p r o m 的高且存储容量比u v e p r o m d , 。 5 f l a s he 2 p r o m ( f l a s h ) ：f l a s h 出现于1 9 8 4 年，此后就得到了迅猛发展“1 ，现 己成为应用最广泛的存储器之一。大部分f l a s h 的擦除采用的是与e 2 p r o m 相同的 方法即隧穿效应，而编程采用的是与u v e p r o m 相同的机制即热电子注入效应。图 !嵌入式s p , a m 的高速、低功耗设计及优化 1 5 所示的f l a s h 存储单元结构由i n t d 公司提出，它与图1 1 所示的浮栅晶体管的结构 相似，不同的是图1 5 所示的结构中采用了非常薄的一层隧道栅氧化层，利用栅氧 g 砷e 氧化嚣 图1 5f l a s h 存储单元结构 化层的不同部位分别进行编程和擦除操作。编程时，在栅和漏极上均加上1 2 v 左右 的电压，而源极接地，产生热电子注入，擦除时，栅极接地，源极加上1 2 v 左右的 电压，利用薄氧化层的隧穿效应进行擦除操作。与一般的e p r o m 相比，f l a s h e 2 p r o m 不支持有选择的擦除编程，这虽然降低了它的灵活性，但却可以省略一 般的e 2 p r o m 中多余的开关管，使得它的存储单元面积减少了2 3 倍，存储容量大 大增加，现己做到2 5 6 m 位的存储容量，甚至已开始尝试1 6 g 位的f l a s h 的开发。一 次性擦除全部存储单元的信息，需要在擦除过程中对器件特性的严格监测，以确 保未被编程的器件为增强型器件。存储芯片上的监测部件会定期地在擦除过程中 检查器件的阐值电压，并动态地调整擦除时间。上述方法只是在一次性擦除大块 存储内容，甚至是整个f l a s h 的内容时才是可行的f l a s h 主要用于高密度非挥发性存 储类的产品中，如存储器模块和存储卡等。 1 3 半导体存储器的国内外发展概况 二十世纪七十年代初，美国首先生产出了第一块d r a m ，不久美国也就开始 大批量生产4 k bd r a m ，其市场占有率超过9 0 。七十年代中期日本开始加入 r a m 竞争的行列。他们不惜重金大量引进美国的设备和技术，并且凭借其大规模 低成本生产优势和低价倾销战略，逐渐取得了存储器领域的领先地位。同时也导 致了美国和日本之间激烈的半导体贸易摩擦。到了八十年代中期，韩国在半导体 领域获得了很多美国和日本的技术。8 5 年，韩国的三星公司已跨入当年d r a m 的 世界头号供货商之列。存储器产品的周期很短，每一代产品平均的寿命还不足4 年，随着工艺技术的不断发展，使得新一代的产品成为其代表，同时把上一代产 品送入衰落的起点。在9 3 年2 月的i s s c c 会议上，东芝、n e c 和日立三家公司 同时公布了他们最新研制成功的2 5 6 m bs r a m 的成果。着以意味着半导体存储器 又推向新一代，工艺技术也登上了一新的台阶，即从o 3 5 u r n 提高到0 2 5 u r n ，集成 第一章绪论 7 度从1 4 亿个组件增加到5 6 亿个，提高了3 倍。此外，高速s r a m 和快擦存储器 也有了很大了发展，尤其用于工作站的高速s r a m 发展更为迅速。9 2 年n e c 公 司推出了1 2 n s1 6 m bc m o ss r a m 和4 n s4 m bs r a m ，富士通公司推出了1 5 n s 1 6 m bc m o ss r a m 等都是该领域的最新成果。f l a s h 以其性能好、功耗低、体积 小、重量轻等优点获得了广大半导体厂家的青睐，在十大热门产品中居首位。i n t e l 公司在次领域仍处于领先地位，9 2 年相继推出了1 m b 、8 m b 和2 0 m b 的产品，此 外东芝公司正在联合i b m 、n a t i o n a l 和韩国三星等有力伙伴，将推出可擦写1 0 0 万次的商用1 6 m b 芯片，并计划在9 3 年和9 4 年实现3 2 m b 和6 4 m b 产品的商用化， 9 5 9 6 年将完成1 2 8 m b 产品的开发。今后存储器的发展方向依然是高密度、微细 化、高速、低功耗、高性能价格比、多功能品种和封装小型化。 2 0 0 3 年i s s i 公司推出其最新的高速l g m b i t 无等待状态和标准同步静态随机 存取内存( s r a m ) ，这些产品能以高出2 5 0 m h z 的时钟速率运行。这项产品具有 2 4 种不同的结构，包括1 m x l 8 、5 1 2 k x 3 6 及2 5 6 k x 7 2 等。通过使用0 1 3 u r n 技术 制造，该设备既是一种无等待状态的同步静态随机存取内存，也是一种标准的同 步静态随机存取内存。此外，该设备还能使用2 5 v 和3 3 v 的电压范围；并以管 线( p i p e l i l l e ) 或涌流( i l o w t h r o u g h ) 的形式存在，而且还具有j t a g 边界扫描功能。 2 0 0 4 年1 2 月1 3 日至1 5 日在美国旧金山举行的的美国电气与电子工程师学会 ( e e ) 国际电子器件会议( 匝d m ) 上，来自飞利浦的研发专家了介绍6 5 纳米 和4 5 纳米节点的c m o s 工艺开发，以及9 0 纳米节点射频c m o s 创纪录的性能。 飞利浦首要的关注点是开发先进的c m o s 工艺，以满足消费产品应用对经济量产 的生产要求。尽管采用与目前类似的技术应该可以实现从9 0 纳米到6 5 纳米的过 渡，但是，要达到i t r s 技术蓝图中4 5 纳米和3 2 纳米的目标，半导体产业还是面 临着相当大的挑战。2 0 0 5 年2 月，日立公司和瑞萨科技公司宣布，这两家公司研 制成功低压嵌入式s r a m 技术，这项技术是针对用9 0 r i m 工艺和更小工艺尺寸制 造的系统级芯片( s o c ) 技术而研制的。利用这项新的电路技术，在进行写入操作 时，s r a m 单元的电源可以处于“浮动”( 脱离供电电源) 状态，并且可以工作在 o 8 v 。这一进展将有利于克服低电压运作( 由于工艺尺寸的缩小，低电压运作变 得更难) 所遇到的障碍，预计它将成为实现信息设备( 信息设备在支撑着社会发 展) 中系统级芯片高性能、低功率运作的基本技术。2 0 0 6 年台湾地区晶圆代工厂 联电己突破关键的4 5 纳米工艺障碍，生产出了单元尺寸小于0 2 5 平方微米的 s r a m 芯片。联电计划在2 0 0 7 年试生产4 5 纳米芯片。该公司表示，与其6 5 纳米 工艺相比，新式4 5 纳米工艺的6 晶体管s r a m 单元尺寸缩小了5 0 * , ，性能提高了 3 0 。 。高速度”和“低功耗”，是对系统级芯片的重要要求。通常，高速度的性能 是通过缩小晶体管、降低供电电压来做到的。但是，在工艺尺寸比9 0 h m 还小时， ! 嵌入式s r a t 的高速、低功耗设计及优化 晶体管性能的变化不再可以忽视，用常规的方法来提高性能变得很难。对于s r a m 电路，尤其是这样。随着系统级芯片需要处理的数据增多，s r a m 的容量也必须 增加，结果晶体管之间性能的小小变化都会对性能产生很大影响，所以很难进一 步降低供电电压。所以可以预计，系统级芯片所能达到的低电压，将受到s r a m 电路供电电压的制约，因此，人们认为，对于使用9 0 r i m 工艺和尺寸更小的工艺研 制的s r a m ，实现低功率的系统级芯片，发展用于s r a m 的薪型低电压技术是一 件重要的课题。针对这个挑战，日立公司和瑞萨科技已经研制成功用9 0 r t m 工艺及 尺寸更小的工艺制造的、用于系统级芯片的嵌入式s r a m 的低压，同时，飞利浦 的o 1 4 微米f l a s h e e p r o m 现已在飞利浦设于奈梅亨的晶圆厂开始量产并用于包 括飞利浦u o c i i i 超级单片( u l t i m a t eo n ec h i p ) 电视在内的应用中，它为设计者 开发了一个设计环境使得他们能够将可扩展和不可扩展的球集成到同一个芯片 上。这一结果船决了不同口( s r a m ) 块可扩展性不同的问题。设计者有了一个 转向同0 1 3 u m c m o s 相比更具成本优势的工艺，不需要承担完全重新设计的风险， 并且没有额外的铜线互连、1 9 3 r i m 平板刻法和3 0 0 r i m 晶圆处理的工艺复杂问题。 还有一个优势是标称供应电压维持在1 8 v 。它不必像在标准o 1 3 u m 技术中那样降 到1 2 v 。因此，产品系列可以很容易得到扩充，而不必在产品规范中对供应电压 进行变动。 我国的半导体技术仍然很落后，与国外发达国家相比还存在很大的差距，但 经过长期的努力，经过存储器领域还取得了一些成绩，8 6 年中国华晶电子集团公 司研制成功了第一块2 5 工艺每块芯片含1 5 万个组件的6 4 k bd r a m ，标志着我 国进入了v l s i 时代。9 0 年清华大学微电子学研究所研制出1 - 1 5 u mt 艺的1 m b 汉字r o m 的样品。我国到2 0 0 0 年研制出4 m bd r a m 。大量生产出1 m bd r a m 。 存储器的研制和生产力水平历来是衡量个国家科学技术和工业发达程度的标 志国家应制定长远规划和政策扶植其发展，如加速科研成果的商品、保护国内 市场等，逐步缩小与发达国家的差距。 第二章s r a m 的单元结构 第二章s r a m 的单元结构 2 1 四管单元结构 通常，负载器件是垫子的结构称为四管单元结构( 如图2 1 ) 。由于c v d ( 化 学气相沉积) 生长的非掺杂的多晶硅薄膜的方块电阻可以达到很高，一般在1 0 ” q ，口以上。通过适当的离子注入掺杂以调节电阻值，可制出面积较小的g o 级的 负载电阻。目前双层多晶硅工艺已成熟，可以将多晶电阻和m o s 的多晶栅分别 有两层不同的多晶硅层形成，多晶电阻可以重迭在m o s 管上面，不占面积，因 此可以把单元面积设计的很小。而单元面积小正是四管单元的优势所在。 v j d 9 图2 1 四管存储单元结构 由于s o l ( s e m i c o n d u c t o ro ni s o l a t o r ) 技术的进展，可以在多晶硅膜上做m o s 器件，开发出了三维立体电路，称为多晶p m o s 负载单元。它的面积基本上与晶 硅高阻单元相似，但是在性能上比它优越。起关键技术在于在第二层多晶硅层上 制作出性能合格的p m o s 管。 2 2 六管单元结构 六管单元( 如图2 2 所示) 是非常普遍的s r a m 存储单元结构嘲，c m o s 六管单 元结构既可以消除单元的静态直流功耗，同时高电平是由p m o s 管导通来保持，消 除了阈值损失并具有很强的抗干扰能力。因此，从性能上看，c m o s 六管单元较前 面的单元结构有明显的优势：从版图面积上来看，它比多晶高阻负载的四管单元要 大，虽然目前采取了三层铝或四层铝工艺，但进一步缩小面积是十分困难的，因 此这种c m o ss r a m 单元形式并不适合超大容量的s r a m 。目前，由于 s o l ( s e m i c o n d u c t o r o n i s o l a t o r ) 技术的进展，可以在多晶硅膜上做m o s 器件，开发 出了三维立体电路，称为多晶p m o s 负载单元。它的面积基本上与多晶高阻单元相 似，但是在性能上比它优越。其关键技术在于在第二层多晶硅层上制作出性能合 格的p m o s 管。 塑 嵌入式s r a m 的高速、低功耗设计及优化 w l 肌 图2 2 六管存储单元结构 2 3 七管单元结构 一直以来，在电子电路中，人们习惯于用电压作为信号变量，并通过处理电 压信号决定电路的功能。以次促成了大量电压信号处理电路或称为电压模电路。 以上所述的几种单元结构在写入数据时都是以电压作为信号变量来进行处理的， 因此都是电压模电路。 近年来，以电流为信号变量的电路在信号处理中的巨大潜在优势逐渐被认识 并被挖掘出来，促进了一种新型电子电路一电流模式电路。3 的发展。电流模电路在 速度、带宽、动态范围等方面有更加优良的性能。 在s o c 中，由于原本可以分布在p c b 板上的器件( c p u 、r a m 、r o m 、 a d c 、d a c 等) 现在需要集成在一块芯片上，功耗问题变得越来越重要。而嵌入 式s r a m 由于内部存在较高电容的总线，并且作为高速缓存被频繁访问，因而已 成为系统中的一个大的耗散源。通常的s r a m 专注于降低s r a m 读出数据的功 能，但为了使s r a m 单元具有一定的噪声容限，一般的单元结构中数据的写入需 满幅度的电平以克服原来单元中存储的相反数据( 比如原来单元中存储的数据是 “0 ”，现在要写入“1 ”) ，功耗可由下式表示： 尸= c v 2 f 其中，c 为电容，f 为时钟频率，v 为电压降。 因而，这种满幅度读写的条件下，v 为电源电压值，导致功耗p 相当大。基 于降低功耗的考虑，可采用一种新型的s r a m 单元结构。 第二章s r a m 的单元结构 宇酋 w l j l 匕m l l l i l 点l ； - 1 i 广 缸叠 盈奠 图2 3 七管存储单元结构 单元有七个晶体管( 三个n m o s ，四个p m o s ，如图2 3 所示) 构成，n m o s 管m 7 作为平衡管，写入资料之前导通，消除原来存储的数据，使数据更容易写 入单元中；读出数据时m 7 管始终截止，此时七管单元变成六管单元。这种结构 比通常的六管单元增加了一个n m o s 管，而且两个门管用p m o s 代替了n m o s ， 增大了单元的面积。而且每次写入时都要消除原来的数据，增加了额外的译码电 路和控制电路，因此对于较大规模的设计，面积上显着的增加是不可忍受的。由 于读写数据都是在电流模式下的，通过单元的很小的电流差就能被电流敏感放大 器检测到，并且由于写入数据之前平衡管m 7 的作用，用很小的电流差就能写入 数据，因此门管采用p m o s 就能提供足够的导通能力。 2 4 十管单元结构 以上讨论的s r a m 单元结构适合做单口s r a m ，对于双口s r a m 则会出现 问题。所谓的双口，即数据输入和输出口分开，可同时对一个单元进行读操作时 将出现错误，写入的是不确定的值。基于这种考虑，开发了一种由十个m o s 管 组成的单元结构( 如图2 4 所示) 。单元由8 个n m o s 管和两个p m o s 管组成， ws e l 为写地址选择端，rs e l 为读地址选择端，外部数据由w d 和m d n 端写入， 由r d 和r d n 端读出。如果同时对一个单元进行读写操作，则优先保证数据写入， 可设定此时读出的数据为无效数据。单元存储的数据控制m 7 ，m 8 ，将读位线和 单元隔离，保证位线的电压差不会影响单元中存储的数据，因此这种单元对噪声 容限的要求相对较低，可将所有m o s 管都做成相同的尺寸，宽长比都取较小的 数值，这样一方面节省单元面积，另一方面方便于版图的安排。由于尺寸相同， 这种单元适合于做c o m p i l e r ( 编辑器) 的库单元。敏感放大器作为存储器电路 中的模拟部分，很容易受自身参数的不匹配或其它电路的影响，如果电压差过小， 则容易导致读出错误的数据，在全定制版图设计中，可采用措施将这些不匹配和 旦 嵌入式s r a m 的高速、低功耗设计及优化 图2 4 十管存储单元结构 影响减至最小，而且利用c o m p i l e r “组装”$ r a m 时，所有工作都是软件自动 完成，因而无法保证电路不受影响。采用这种单元结构后，由于数据读出时不需 要克服交叉回馈的单元中的上拉( 或下拉) 作用，因此位线的电压差可很快建立， 提高了读出速度，一般可节省读出放大器，只需在数据读出端对数据波形进行整 形即可。可见，这种单元结构非常适合于s r a m 的自动生成。 2 5 十二管单元结构 d再 图2 5d u a li n t e r l o c k e ds t o r a g ec e l l ( d i c e ) 图2 5 就是d i c e 双镑i 存结构，由四个反向器耦合而成。四个接点晦巧，v b a n d 圪两两相同，其r 扣0 1 0 1 代表逻辑电平0 ，1 0 1 0 代表逻辑电平1 读和写由控制端c 来 控制，五和d 是两个数据输入输出端四个反响器之间有反馈作用，并且形成了一 个环形就使得这个结构l 勺可靠性更高了。这种结构在抗单粒子翻转效应方面的效 果很明显。 第三章同步双口s r a m 电路设计 第三章同步双口s r a m 电路设计 1 3 静态随机存储器有同步( s y n c h r o n o u s ) 与异步( a s y n c h r o n o u s ) 之分，异步存储 器采用内部事件产生的时钟信号来指挥整个电路的工作啪，电路的功耗较小，但时 序难以控制，且读写速度较慢。而同步存储器则采用统一的外部时钟信号来协调 电路的工作，因此速度较快。我们所设计的存储器为一同步式双1 ：3 s r a m 接下来 我们将以整个电路的设计流程为线索对设计的各个环节作详细的介绍。 3 1 同步双口s r a m 工作原理 3 1 i 同步双口s r a m 结构 图3 i 存储容量2 “x n 位的同步双e s f , a m 结构框图 由图3 1 可看出同步双i ：1 s r a m - - 般由六大部分组成，即存储器单元数组、地 址译码器( 包括行译码器和列译码器) 、灵敏放大器、仲裁逻辑电路、控制逻辑电路 和缓冲驱动电路。趾培a a m i 和a b 0 - a b m - i 为两组地址输入端，c c a _ 、w a jo e a _ 、 c l k a 、c e b 、w b 、o e b 和c l k b 为控制端，控制读写操作，均为低电平有效，d i n a 和d i n b 为数据输入端，d o u t a 和d o u t b 为数据输出端。存储数组中的各个存储单元都 三! 嵌入式s r a m 的高速、低功耗设计及优化 与其它单元在行和列上共享电学连接，其中水平方向的连线称为“字线”，而垂直 方向上的数据流入和流出存储单元的连线称为“位线”。通过输入的地址可选择特 定的字线和位线，字线和位线的交叉点就是被选中的存储单元，每一个存储单元 都是按这种方法被唯一选中，然后再对其进行读写操作。有的存储器是设计成多 位数据如8 位或1 6 位等同时输入和输出的，这样的话，就会同时有8 个或1 6 个存储 单元按上述方法被选中进行读写操作。 在s r a m 中，排成矩阵形式的存储单元数组的周围是译码器和与外部信号的接 口电路。存储单元数组通常采用正方形或矩阵的形式，以减少整个芯片面积并有 利于数据的存取。以一个存储容量为4 k 位的s r a m 为例，共需1 2 条地址线来保证 每一个存储单元都能被选中( 2 1 2 = 4 0 9 6 ) 。如果存储单元数组被排成只包含一列的长 条形，则需要一个1 2 4 k 位的译码器，但如果排列成包含6 4 行和6 4 列的正方形，这 时则只需一个6 6 4 位的行译码器和一个6 6 4 位的列译码器，行、列译码器可分别排 列在存储单元数组的两边，6 4 行和6 4 列共有4 0 个交叉点，每一个点就对应一个 存储位。因此，将存储单元排列成正方形比排列成一列的长条形要大大地减少芯 片的面积。存储单元排列成长条形除了形状奇异和面积大以外，还有一个缺点， 那就是排在列的上部的存储单元与数据输入输出端的连线就会变得很长，特别是 对于容量比较大的存储器来说，情况就更为严重，而连线的延迟至少是与它的长 度成线性关系，连线越长，在线延迟就越大，所以就会导致读写速度的降低和不 同存储单元连线延迟的不一致性，这些都是在设计中需要尽量避免的。 存储单元数组是s r a m 的核心部分，其余部分统称为s r a m 的外围电路。下面 分别阐述这两大部分的内容。 3 1 2 同步双口s r a m 工作原理 如果两个片选信号都有效的前提下，让我们来分析仲裁逻辑。仲裁逻辑电路 顾名思义就是起到仲裁的作用。因为这个同步双d s r a m 有两组读写信号而用的却 是同一组物理地址，因此对两者要进行事先判断。仲裁逻辑具体功能如下： 1