基于数字锁相环的同步倍频器设计方案.doc

基于数字锁相环的同步倍频器设计方案1.1 设计依据及其研究意义本次研究的课题是基于数字锁相环的同步倍频器设计。锁相环路是反馈电路的一种，锁相环的英文全称是Phase-Locked Loop，简称PLL。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，故其通常用于闭环跟踪电路。之所以叫锁相环，是因为其在工作的过程中，当输出信号的频率和输入信号的频率相等时，输出电压和输入电压能保持固定的相位差值，实现相位的锁定的功能。锁相环不仅在雷达、测量、通信和自动化控制等领域应用极为广泛，而且随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理，对全数字锁相环的研究和应用得到了越来越多的关注。倍频器（frequency multiplier）是实现输出信号频率等于输入信号频率整数倍的电路。倍频器可由一个压控振荡器和控制环路组成,其控制电路产生一控制电压，使压控振荡器的振荡频率严格地锁定在输入频率fi的n倍值fonfi上 。倍频器用途十分广泛，如为了提高频率稳定度，发射机常采用倍频器以使主振器振荡在一个较低频率；而调频设备也常用倍频器来增大频率的偏移；倍频器也已然成为相位键控通信机中载波恢复电路的一个重要组成单元。当然，倍频器也可利用非线性电路产生高次谐波或者利用频率控制回路构成。由于非线性变换过程中产生的大量谐波可使输出信号得相位不稳定，所以这种倍频器，倍频噪声较大。而倍频次数越高，倍频噪声就会越大，这就大大限制了倍频器的应用。所以为了减小设备中的倍频噪声，我们可以采用基于锁相环原理构成的同步倍频器，这也正是本次课题研究意义之所在。1.2 锁相环技术的发展1.2.1 锁相环技术发展的历史锁相环技术起源于二十世纪三十年代，直至今日已经发展了八十余年。锁相环技术首先是由DeBellescize于1932年提出的锁相环同步检波技术。但首次公开对锁相环路的描述，却并未引起普遍的重视。一直到1947年，锁相环第一次用于电视接收机水平和垂直扫描的同步，锁相环技术才开始得到应用。由于较高的成本和技术上的复杂性，锁相环技术主要应用在航天方面，包括深空探测和轨道卫星的测速定轨等等；有时也用于性能要求较高的精密测量仪和通信设备上。随着70年代半导体技术和集成电路技术的发展，逐渐出现了集成的环路部件、通用单片机集成锁相环路以及多种专用集成锁相环路。至此，锁相环路成为了一个低成本、使用简单的多功能组件，为锁相环技术能在更广泛的领域中应用提供了条件。而1970年4月24日我国利用锁相环技术发射的第一颗人造卫星东方红一号，不仅把“东方红”的乐曲传遍了全球同时也开始了锁相环技术的新时代。1.2.2 锁相环技术发展的现状及其前景锁相环技术的发展非常迅速，如今锁相环的理论已经应用到了很多领域。主要有频率合成、无线通信、调制解调、电视机彩色副载波提取等许多领域。可用于手机中、SDH网络中、在汽车MP3无线发射器中、测量汽车转速中都是十分典型的应用。比如在如今手机十分普遍的年代，由于手机中所需的工作频点数目多、频点要求可变、频率高稳定度，所以锁相环技术在手机中的主要功能就是利用锁相环频率合成器产生手机中所需要的高精度的频率。当然，锁相环的很多优点使得锁相环技术在许多日常用品中发挥着其巨大的功效。锁相环路之所以获得日益广泛的应用是因为它具有以下四个重要特征:451、跟踪性。在环路锁定的状态下，只要输入频率发生了变化，压控振荡器就会立即响应这个变化，迅速跟踪输入频率，使得输入与输出同步。锁相接收机就运用了这种环路。2、 滤波特性。环路滤波器可以使锁相环路具有窄带滤波特性，能够将混进输入信号中的噪声和杂散干扰滤除，而且通带可以做的非常窄，其性能是任何RC、LC、石英晶体、陶瓷滤波器都不能攀比的。3、理想频率控制特性。正是由于锁相环在锁定状态时无剩余频差的存在，使它在频率合成和自动频率控制技术等方面获得广泛的应用。4、易集成化性。组成环路的基本部件不但都可以用简单的模拟集成电路实现，也可以用数字集成电路实现。所以集成锁相环的体积越来越小，成本越来越低，而可靠性却越来越强，用途也越来越广。如今，锁相环技术的理论与研究日臻完善，应用范围也遍及整个电子技术领域。随着通信技术和电子系统的高速发展和锁相环技术能够提高系统的工作稳定性和可靠性的需求，促使集成锁相环和数字锁相环突飞猛进。目前锁相环技术正朝着集成化、数字化、多用化以及小型化方向高速发展。2 关于EDA的介绍EDA即电子设计自动化，英文全称是Electronic Design Automation，是由20世纪90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，在EDA软件平台上，根据硬件描述语言完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。由于数字系统自动化设计的软硬件方面的技术已比较成熟，应用的普及程度也已经比较大，故这里所谓EDA主要是指数字系统的自动化设计。而模拟电子系统的EDA正在进入实用，其初期的EDA工具不一定需要硬件描述语言。典型的EDA工具中必须包含两个特殊的软件包（或其中之一），即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件结构组件，进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件。EDA仿真测试技术只需通过计算机就能对所设计的电子系统从各种不同层次的系统性能、特点来完成一系列准确的测试与仿真操作，在完成实际系统的安装后还能对系统上的目标器件进行所谓边界扫描测试。这一切都极大地提高了大规模系统电子设计自动化程度。与单片机系统开发相比，利用EDA技术对FPGA/CPLD的开发，通常是一种借助于软件方式的纯硬件开发，因此可以通过这种途径进行所谓专用集成电路（ASIC）开发，而最终的ASIC芯片，可以是FPGA/CPLD，也可以是专制的门阵列掩模芯片，FPGA/CPLD只起到硬件仿真ASIC芯片的作用。而利用计算机进行的单片机系统的开发，主要是软件开发，在这个过程中只需程序编译器就可以了。电子设计自动化可分为三个不同的发展阶段：第一阶段的EDA技术是电子图板时期。早在20世纪60、70年代新的技术革命时期，计算技术的发展很快，于此同时电子设计进入了中小规模集成电路开发应用时期，电子系统产品设计从原来的分离元器件逐渐被越来越多的集成电路所代替，并且每个集成电路中所包含的元件从原来的几十、几百也逐渐增至几千甚至上万。需要和可能迫使电子设计工程师对二维平面图形开始用计算机进行辅助设计，代替机械、繁杂的手工设计。这一时期的计算机辅助设计通常可称谓辅助制图，也被形象的叫做电子图板。第二阶段的EDA技术是辅助设计和仿真分析时期。即以电路辅助设计和仿真分析技术为核心，分支软件迅速发展时期。到了20世纪80年代初期，随着计算和微电子技术的发展以及EDA技术自身发展的需要，像热分析、时序分析、失效分析、模拟电路分析、数字电路分析、数模混合电路分析、印刷电路板自动布线等电子设计自动化的应用纷纷出现，使得多层印刷电路板、大规模和超大规模集成电路设计的自动化成为现实。同时，由于集成电路设计有周期短、设计费用低的特点，使其按用户的需要设计和制造变成可能，因而又引出以半定制、全定制为特征的专用集成电路（ASIC）的概念，使集成电路制造在20世纪80年代中期又发生了一场革命性变化。第三代阶段的EDA技术是集成综合概念设计时期。第三代EDA作为新一代EDA技术要解决系统层的描述，系统层的仿真和综合。新一代EDA技术由于采用了统一的数据库，每一层次的设计工作直接为相邻的层次和工作提供了它的数据，并且可以随时更新和检验，这就使得本来要串行的工作变成了同时的工作。同时工程实际上还包含了结构设计、模具设计和快速制作，使设计加工、制造和测试都能在计算机辅助设计下进行。现代的EDA技术可以辅助电子设计的方方面面，可以处理系统电路，包括各种数字电路、模拟电路、数模混合电路的设计，可采用的手段也包括了集成电路、厚薄膜混合电路、多芯片模块、印刷电路板，可进行仿真分析等。2.1 Verilog简介Verilog是一种硬件描述语言，是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑表达式、逻辑电路图以及数字逻辑系统所完成的逻辑功能。Verilog是从用途最广泛的C语言的基础上发展起来的一种硬件描述语言,它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，随后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog 迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得Verilog 成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog ,并成立LVI组织以促进Verilog 成为IEEE标准，即IEEE Standard 1364-1995。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，己成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，Verilog与VHDL语言将承担起几乎全部的数字系统设计任务。2.2 Verilog和VHDL语言的对比这两种语言不仅都是用于数字电子系统设计的硬件描述语言，而且还是 IEEE 的标准。Verilog 是1995 年才成为标准的，而VHDL早在是 1987年就已成为标准的。这个是因为Verilog 是一个公司的私有财产转化而来的，而VHDL 是美国军方组织开发的 。Verilog和VHDL有以下共同的特点： 1、能形式化地抽象表示电路的行为和结构。2、支持逻辑设计中层次和范围地描述。 3、可借用高级语言的精巧结构来简化电路行为和结构。4、具有电路仿真与验证机制以保证设计的正确性。5、支持电路描述由高层到低层的综合转换。6、硬件描述和实现工艺无关。 7、便于文档的管理。8、易于理解和设计重用 。 当然Verilog和VHDL也各有特点。 Verilog 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富，同时 Verilog 简单易学，只要有 C 语言的编程基础，通过比较短的时间和一些实际的操作，就可以在 2 至3 个月内掌握这种设计技术。这也是其较VHDL语言的一个巨大的优势。VHDL 的设计相对就要难一点，这个不仅因为 VHDL 不是很直观，而且还需要有 Ada 编程基础，一般认为至少要6个月以上的专业培训才能掌握。目前版本的 Verilog 和 VHDL 在行为级抽象建模的覆盖面范围方面也有所不同。一般认为 Verilog 在门级开关电路描述方面要强很多，但在系统级抽象方面要比 VHDL 略差一些。目前在美国、日本和台湾，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率差不了多少，大概分别是 80 和 20 ；但在欧洲 VHDL 发展的相对要好些。而在中国，虽然VHDL也有一定的市场，但很多集成电路设计的公司都采用 Verilog。所以，Verilog 比VHDL具有更强的生命力。 综上所述，Verilog 语言作为学习HDL的设计方法入门和基础是非常合适的。只要掌握了Verilog 语言建模、综合和仿真技术，不仅可以增加对数字电路设计的深入了解，还可以为后续高级阶段的更高一级学习打好基础，包括数字通信和数字信号处理的FPGA实现、IC设计等领域。所以，相较而言本文的设计中，采用Verilog 语言。 2.3 Quartus II简介 Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、Verilog以及AHDL（Altera Hardware Description Language）等多种设计输入的形式，内嵌自有的综合器和仿真器，也可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在Windows、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，还提供了完善的用户图形界面设计方式。具有界面统一，功能集中，易学易用和运行速度快等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度，同时对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。2.4 本课题采用的设计方法现代数字系统一般采用自顶向下的设计方法。要采用这个方法首先需要对整个系统的设计进行方案设计和模块的划分，再对几个模块进行综合，就可以方便，灵活地设计出一个可靠性很高的数字系统。这样，系统的高层次的抽象功能模块就变成了独立的易于实现的低层次功能模块。在所有功能模块都确定下来后，就可以用Verilog语言描述具体电路模块，并用Quartus II软件进行仿真测试，实现每个功能块，然后设计一个顶层模块将这些设计好的，功能独立相对完整的功能块连接起来，从而完成整个设计。3 锁相环的结构与原理3.1 模拟锁相环的基本结构及其工作原理锁相环的英文全称是Phase-Locked Loop,简称PLL。而模拟锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三个部分组成，锁相环组成的结构框图如图3.1所示。VCOLFPD输入信号fin Ud Uc 输出信号fout 图3.1 锁相环结构框图锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成Ud（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压Uc（t），对振荡器输出信号的频率实施控制。当压控振荡器的频率由于某种原因而发生变化时，必然引起相位的变化。该相位变化在鉴相器中与参考晶体的稳定相位相比较，使鉴相器输出一个与相位误差信号成比例的误差电压Ud，经过低通滤波器，取出其中缓慢变动数值，将压控振荡器的输出频率拉回到稳定的值上来，从而实现了相位负反馈控制。锁相环的工作原理：1、基准输入信号fin和经过采集并分频的输出信号fout同时输入鉴相器PD；2、鉴相器PD通过比较fin和fout信号的相位差，再输出一个直流脉冲电压Ud给环路滤波器LF；3、环路滤波器LF通过Ud，再输出一个控制电压Uc；4、 Uc控制VCO，使其频率发生改变；5、再通过一个比较短的跟踪时间，压控振荡器VCO 的输出fout就会稳定于系统设定值。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，最终使得使得输入和输出信号相位同步，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率等于输入信号的频率时，输出电压与输入电压就会保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环在数据采集系统中应用尤为广泛。数据采集系统中要求不同的数据采集板共享同一个采样时钟。而通过锁相环可以使所有各自的本地20兆赫兹和80兆赫兹时基的相位都同步，从而使采样时钟也同步，所以都能严格地在同一时刻进行数据采集。锁相环可以使输出信号和输入信号之间的相位同步。当没有输入信号时，环路滤波器没有输出信号。此时，压控振荡器VCO自由振荡在其固有频率fv。当信号输入频率为fr时，Ur 和Uv在鉴相器中同时进行鉴相。如果fr和fv相差不大，鉴相器就会输出一个与Ur和Uv的相位差成正比的误差电压Ud，再通过环路滤波器滤LF去误差电压Ud中的高频成分，输出一个控制电压Uc，并使压控振荡器的频率fv朝着输入信号的频率fr靠拢，最终达到fv=fr的目的，使环路锁定。锁相环路一旦被锁定后，压控振荡器的输出信号fv与环路的输入信号fr之间就仅仅存在一个固定的相位差，这时我们就称该环路已被锁定。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位都不断变化的信号，则由于锁相环路的跟踪特性，压控振荡器的频率和相位就会不断地跟踪输入信号的频率和相位变化。锁相环路之所以它在电子技术的各个领域中都有着广泛的应用，是因为其在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率的跟踪特性。3.2 全数字锁相环的基本结构及其工作原理在数字电路技术不断发展的过程中，数字锁相环（简称DPLL）在许多方面都得到了广泛应用。如频率的合成、调制解调、FM 立体声解码、图象处理和彩色副载波同步等。传统的模拟锁相环具有直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，而数字电路具有体积小、价格低和可靠性高等优点。因为数字锁相环不仅解决了模拟锁相环的缺点，吸收了数字电路的优点，同时还可以实时处理离散样值的能力，所以数字锁相环成为锁相技术发展的方向是必然的。由于该环路环中的各个模块都是以纯数字器件来实现的，而且误差控制信号和受控的输出电压不是模拟锁相环中的模拟电压，而是离散的数字信号，所以称之为数字锁相环DPLL。数字锁相环虽然具有低成本、电路简单有效和有较高的稳定性的优点，但也具有一些缺点。一是和模拟锁相环一样,只要失去了基准频率,其输出频率就会立刻跳回振荡器本身的频率;二是其输出频率会产生抖动，且频差越大，抖动就会越大，不利于在一些要求较高设备中的应用。如今，在大规模、超高速的数字集成电路不断发展的过程中，可以实现加大频率的跟踪范围而不降低振荡器的频率稳定度， DPLL工作的稳定性与可靠性得到了的一定程度提高。全数字锁相环DPLL主要由四部分组成，分别是频率切换电路、数字鉴相器、可逆计数器和N分频器。其中后两者的时钟不用VCO，而是由外部晶振提供的，这样就可以大大减轻外部干扰（如温度的升降和电源电压的波动等）对环路的影响。同时，系统可编程芯片的采用，大大提高了系统的集成度和可靠性。一阶全数字锁相环主要由鉴相器、K变模可逆计数器（KCounter）、脉冲加减电路（IDCounter）和N分频器四部分构成。其中KCounter和IDCounter时钟分别为环路中心频率fc的M倍和2N倍（M和N都是2的整数幂）。本次设计中两个时钟使用相同的系统时钟信号。一阶DPLL基本结构如图3.2所示。图3.2 一阶DPLL的基本结构当环路未锁定时，XOR鉴相器通过比较输入信号fin和输出信号fout之间的相位差，产生K变模可逆计数器的计数方向控制信号dnup；K变模可逆计数器根据计数方向控制信号dnup调整计数值，dnup为高时进行减计数，并当计数值到达0时，输出借位脉冲信号borrow；为低时进行加计数，并当计数值达到预设的K模值时，输出进位脉冲信号carry；脉冲加减电路则根据进位脉冲信号carry和借位脉冲信号borrow在电路输出信号idout中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出se为一占空比50%的方波，而K变模可逆计数器则周期性地产生进位脉冲输出carry和借位脉冲输出borrow，导致脉冲加减电路的输出idout周期性的加入和扣除半个脉冲。这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉。环路滤波器的性能优劣会直接影响到跟踪环路的性能。而采用数字化的环路滤波器便于调试参数和提高系统可靠性。环路滤波器的输出要直接控制频率合成器产生相应频率，使本地伪码能够准确跟踪发端信息。数字环中使用的数字环路滤波器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的速度与精度。适当选择滤波器的参数，可以改善环路的性能。数字环路滤波器的设计原理是建立在模拟环路滤波器的基础上的。4 基于数字锁相环的同步倍频器设计4.1 数字鉴相器的设计鉴相器的英文全称是phase detector，简称PD。鉴相器是锁相环的重要组成部分，是能够鉴别出两输入信号相位差的器件，并使输出电压se与两个输入信号之间的相位差有确定关系的电路。常用的鉴相器有两种类型：异或门XOR鉴相器和边沿控制鉴相器ECPD。由于前者的简单性和易于实现性，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号fin相位和输出信号fout相位之间的相位差se=fin-fout，并输出误差信号se作为K变模可逆计数器的计数方向信号。环路锁定时，se为一占空比50%的方波，此时的绝对相位差为90。因此异或门鉴相器相位差极限为90。异或门鉴相器模块由图4.1所示：异或门鉴相器 fin fout se 图4.1 异或门鉴相器框图XOR鉴相器模块端口设计说明如下：module xormy(a,b,y); /XOR鉴相器。input a,b; /两个输入信号output y; /输出信号其中 fin为对应XOR的输入端a，fout为对应XOR输出端b，se为对应XOR的输出端y。异或门鉴相器在环路锁定下及相差为90时的仿真波形分别如图4.2、图4.3和图4.4所示：图4.2 环路锁定时XOR鉴相器输出的波形图4.3 b滞后a 90度时的XOR鉴相器输出的波形图4.4 b超前a 90度时的XOR鉴相器输出的波形4.2 数字环路滤波器的设计数字环路滤波器的英文全称是Digital loop filter，简称DLF，其作用是消除鉴相器输出的相位差信号se中的高频成分。本次设计可用一个K变模可逆计数器来保证环路运行性能的稳定性。K变模可逆计数器是根据鉴相器输出的相位差信号se来进行加减运算的。当se为低电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号borrow给脉冲加减电路；当se为高电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号carry给脉冲加减电路。当Fout同步于Fin或只有随机干扰脉冲时，计数器加减的数目基本相等，计数结果在初始值处上下徘徊，不会产生进位和借位脉冲，滤除因随机噪声引起的相位抖动。计数器根据输出结果生成控制增减脉冲动作的控制指令。数字滤波器的工作过程如下,将异或鉴相器产生的se信号加到环路滤波器的输入端, 在环路滤波器模块内设置一个可逆计数器,计数器初始值设为kmode；超前脉冲到来时, 可逆计数器加1,滞后脉冲到来时,可逆计数器减1.经过一段时间的计数后,当可逆计数器为ktop 时,表示本地信号超前,环路滤波器输出扣脉冲信号,可逆计数器复位为kmode; 当可逆计数器为0 时,表示本地信号滞后,环路滤波器输出增脉冲信号,可逆计数器复位为kmode。从而起到了环路滤波的作用。在DPLL 的基本结构中,K变模可逆计数器始终起作用。当环路锁定后,如果模数kmode较小,则K 变模可逆计数器会周期性输出超前脉冲和滞后脉冲,在脉冲加减电路中产生周期性的脉冲加入和扣除,其结果是在脉冲加减电路的输出信号中产生了周期性的误差,称为“波纹”；如果模数kmode足够大,这种“波纹” 误差通过除N 计数器后, 可以减少到N 个周期出现一次,即K 模可逆计数器的超前脉冲和滞后脉冲的周期是N个参考时钟周期。kmode 的大小决定了DPLL的跟踪步,kmode 越大,跟踪步长越小,锁定时的相位误差越小, 但捕获时间越长kmode越小,跟踪步长越大,锁定时的相位误差越大, 但捕获时间越短。K变模可逆计数器模值K对DPLL的性能指标有着很大的影响。计数器模值K的取值可根据输入信号的相位抖动而定，加大模值K，有利于提高DPLL 的抗噪能力，但是会导致较大的捕捉时间和较窄的捕捉带宽。减小模值K 可以缩短捕捉时间，扩展捕捉带宽，但是降低了DPLL 的抗噪能力。本设计中选择Kmode=4。在初始时刻，计数器被置初值为K/2=2，这样可以DPLL捕捉速度很快。K变模可逆计数器模块端口设计如下：module KCounter(Kclock,reset,dnup,enable,Kmode,carry,borrow);input Kclock; /系统时钟信号input reset; /全局复位信号,高电平有效input dnup; /鉴相器输出的加减控制信号input enable; /可逆计数器计数允许信号，高电平有效input 2:0Kmode; /计数器模值设置信号output carry; /进位脉冲输出信号output borrow; /借位脉冲输出信号wire borrow ，carry;reg 8:0Count; /可逆计数器reg 8:0Ktop; /预设模值寄存器K变模可逆计数器模块仿真如图4.4和图4.5所示： 图4.4 K=2可逆计数器的仿真图4.5 K=4可逆计数器的仿真对比图4.4和图4.5可知： K值小则捕捉时间短，能捕捉到更窄的带宽，但任意一个误脉冲也可能导致该计数器产生进或借位脉冲，即抗噪能力弱；K值大则捕捉的时间长，脉冲捕捉范围窄，可能产生不了进或借位脉冲，但同时也减少了误脉冲的干扰，即抗噪能力强。故在设计时应该合理的设定K值。4.3 数控振荡器的设计在全数字锁相环中，数控振荡器有别于以往的压空振荡器，数控振荡器由脉冲加减电路实现，根据数字滤波器的给出的进位脉冲信号carry和借位脉冲信号borrow进行输出脉冲的调整。当没有进位脉冲信号和借位脉冲信号时，脉冲加减信号就是对时钟进行二分频输出，当有进位脉冲信号时，脉冲加减模块会增加一个脉冲，相当于减少了脉冲周期，而增加了输出频率；同理，当有借位脉冲信号时，脉冲加减模块会减少了一个脉冲，相当于增加了脉冲周期，而减少输出了频率；这样通过脉冲增减模块的对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，其工作原理波形如图4.6所示：图4.6 脉冲加减电路工作原理波形脉冲增减模块模块端口设计如下：module IDCounter (IDclock,reset,inc,dec,IDout);/脉冲增减模块input IDclock,reset,inc,dec;/输入时钟、复位、进位脉冲、借位脉冲信号output IDout;/输出信号reg IDout;脉冲增减模块模块仿真如图4.7所示： 图4.7脉冲增减模块模块仿真图由图4.7可知：0-1us时没有进借位脉冲信号，振荡器二分频输出；2us时有借位脉冲信号，振荡器在4us时扣除一个脉冲；5us时有进位脉冲信号，振荡器在7us时增加一个脉冲。4.4 N分频参数控制的设计本次设计采用了动态N分频，这就加宽了频率的锁定范围。本模块设计的原理就是用高频时钟对输入信号的周期进行测量，可以得到量化后的N值，N值的大小是由高频时钟的长度决定的，且高频时钟的长度越长，N的值就会越大。N分频参数控制模块端口设计如下：module counter_N(clk, fin, reset, count_N);/利用clk对fin脉冲的测量并给出N值 input clk , fin, reset;/时钟、输入和复位信号output 14:0 count_N;/ counter_N 是输出信号，其值大小是输入信号fin周期长度的一半N分频参数控制模块仿真如图4.8和图4.9所示：图4.8 N=4分频参数控制模块的仿真图（fclk=8*fin）图4.9 N=5分频参数控制模块的仿真图（fclk=10*fin）4.5 N分频器的设计本次设计是用一个简单的除N计数器来构成N分频器的。加减电路输出的脉冲经过N分频器分频后，可以得到整个锁相环路的同步输出信号fout。同时，因为fout=clk/2N=fc，因此通过改变分频值N可以得到不同的环路中心频率fc。除N计数器对脉冲加减电路的输出idout再进行N分频，得到整个环路的输出信号fout。同时，因为fc=idclock/2N，因此通过改变分频值N可以得到不同的环路中心频率fc。N分频器模块端口设计如下：module div_N (clkin,n,reset,clkout); /N分频模块input clkin,reset; /输入信号、复位信号input 14:0 n; /分频倍数N值output clkout; /输出信号N分频器模块仿真分别如图4.10、图4.12和图4.13所示：图4.10 N=4分频器模块仿真图4.11 N=10分频器模块仿真图4.12 N=20分频器模块仿真4.6 倍频器的设计为了能通过FPGA来实现倍频的功能，这里专门设计了一种全数字倍频器。数字倍频器的原理如图4.13所示：可编程N分频器计数器输入信号fin 输出信号fout K分频器 时钟fc 图4.13倍频器原理图设置一标准的时钟信号，时钟频率fc。采用可编程分频器对时钟信号进行分频，其分频系数由计数器提供，若分频系数为N，则输出频率为fc的N分频，即：fout=fc/N时钟信号经K分频后送至计数器，计数器在输入信号的半个周期内对fc/K脉冲计数，若忽略各种误差因数，其计数值为N，则有:N=fc/（2K*fin）由以上两式可得：fout=2K*fin即实现了对输入信号频率的2K倍频。数字倍频器中计数器的实质是利用脉冲对输入信号的周期进行填脉冲计数，实现周期测量。由于该模块在工作的过程中连续地测量输入信号的周期，所以它又是一个频率计，同时兼有测频与测周期的功能。倍频器模块简化图如图4.14所示：4.14倍频器模块简化图数字锁相环和倍频器连接构成的锁相环倍频器总框图如图4.15所示：图4.15锁相环倍频器总框图倍频器模块端口设计如下：module BP (fin,fout,fc,reset,K);input fin,fc; /clk时钟100ns(10MHZ）input reset; /reset高电平复位input 14:0K; /K是倍频系数output fout; /fout是锁频锁相输出倍频器模块仿真如图4.16、图4.17和图4.18所示：图4.16 K=2（4倍频）倍频器仿真图4.16 K=4（8倍频）倍频器仿真4.7 全数字锁相环倍频器的顶层模块设计为了把前面设计的几个模块连接起来，本设计还需要一个全数字锁相环的顶层模块。全数字锁相环顶层模块端口设计如下：module pll_top (fin,fout,se,clk,reset,enable,Kmode,pulse,n);input fin,clk; /clk时钟100ns(10MHZ）input reset,enable; /reset高电平复位，enable高电平有效input 2:0Kmode; /滤波计数器的计数模值设定output fout; /fout是锁频锁相输出output pulse; /pulse是倍频输出input 14:0n; /倍频系数设定output se; /锁相信号顶层文件程序生成的连接图详见附录二5 基于数字锁相环的同步倍频器仿真分析本次仿真选定的时钟频率是fclk=10MHZ，模数K=2，se为是否锁相信号，2n为倍频数。当输入频率fin=0.1MHZ，倍频系数分别为4(n=2)和8(n=4)时，根据se波形可以看到锁相环能在100us内很快入锁，fout频率也能够跟随fin输入的变化，并且能够实现倍频的输出。系统仿真如图5.1和图5.2所示：图5.1 4倍频同步倍频器仿真图（fin=0.1MHZ）图5.2 8倍频同步倍频器仿真图（fin=0.1MHZ）当输入频率fin=0.25MHZ，倍频系数为4（n=2）时，根据se波形可以看到锁相环很快入锁，fout频率也能够跟随fin输入的变化，并且能够实现倍频的输出。系统仿真如图5.3和所示：图5.3 4倍频同步倍频器仿真图（fin=0.25MHZ）当输入频率fin=0.5MHZ，倍频系数为4(n=2)时，根据se波形可以看到锁相环不能入锁，fout频率也不能够跟随fin输入的变化，并且倍频信号也没有实现4倍频的输出。系统仿真如图5.4和所示：图5.4 4倍频同步倍频器仿真图（fin=0.5MHZ）综上可知，可粗略估计本次设计倍频最大为0.25MHZ，但我们也可以用添加分频器的办法，先分频再倍频就可以实现更高频率的倍频。本次设计理论上最大倍频为213，但当倍频过高时会出现不小的倍频误差，故当需要更高的倍频是不推荐使用锁相环倍频器。6 总结采用Verilog 语言设计基于数字锁相环的同步倍频器，具有许多优点。因为该类数字锁相环路倍频器中计数器的模数K和倍频n系数可以随意修改，该系统就能够根据不同的情况最大限度地、灵活地设计，所以该系统具有灵活性、通用性、易修改和易实现的特点。而且采用Verilog设计环路倍频器，具有设计灵活、修改方便和易于实现的优点。基于Verilog语言的可变模数数字锁相环，不仅简化了硬件的开发和制作过程，而且使硬件体积大大减小，并有利于提高系统的集成度和系统的可靠性。该方法可以通过仅修改设计软件、更改移相范围，而不修改硬件电路的基础上，就可满足不同条件下的需要。 本次设计虽然有许多优点，但不可避免的产生了一些缺点，如倍频次数不能过高，高倍频精度不能保证，有时可能出现相位失锁等情况，希望随着技术的发展，以后的设计能够加以改善和推广。参考文献1 J. Rigby. A Novel Frequency Analysis Method for Assessing Kir2.1 and Nav1.5 Currents. J.Annals of Biomedical Engineering,2011,40(4)2Shao-Ku Kao,Fu-Jen Hsieh. A fast-locking PLL with all-digital locked-aid circuitJ. International Journal of Electronics,2013,10023Yannan N. Miao,Chirn Chye Boon,Manh Anh Do,Kiat Seng Yeo,Wei Meng Lim. Highfrequency lowpower fractional frequency multiplierJ. Microw. Opt. Technol. Lett.,2012,5514单长虹,邓国杨,孟宪元.基于FPGA 的线性可变码位控制全数字锁相环的设计与仿真J.计算机仿真,2003,20(2);111113.5夏宇闻. Verilog数字系统设计教程M.北京：北京航空航天大学出版社. 2003.6 Floyd M.Gardner,姚剑清 译.锁相环技术M：第3 版.北京：人民邮电出版社，2007.117陈贵灿，程军，张瑞智 译.模拟CMOS集成电路设计M.西安：西安交通大学出版社，2002.128冼进.Verilog HDL数字控制系统设计实例M.北京：中国水利出版社，20079袁文波，张皓，唐振中.FPGA应用开发从实践到提高M.北京：中国电力出版社，200710江国强.EDA技术与应用M.北京：电子工业出版社.200511 EDA先锋工作室,吴继华,王诚. Altera FPGA/CPLD设计(初级篇) M. 人民邮电出版社. 2005.712 EDA先锋工作室,吴继华,王诚. Altera FPGA/CPLD设计(高级篇) M. 人民邮电出版社. 2005.713廉琛. 基于注入锁定技术的锁相环、倍频器和分频器的研究与设计D.复旦大学,2012.14范忠. 基于锁相环技术的应用J. 电子制作,2012,11:44-45. 15蒋小军,单长虹,原华,盛臻. 基于PI控制的全数字锁相环设计J. 现代电子技术,2013,02:141-143. 16曹原,刘锐,李国峰,王皓磊. 基于相位差限制技术的快速锁定锁相环J. 中国高新技术企业,2012,28:15-18. 17巫伟男,单峡,罗耀华,闻婷. 一种新型软件锁相环的实现方法J. 电力电子技术,2013,01:33-35.18王稳稳. 浅谈电子设计的EDA技术J. 科技致富向导,2012,09:48. 19赵辉. 基于EDA技术的数字系统设计J. 电子设计工程,2012,02:34-37. 20张晓霞. EDA技术的应用及发展J. 中国新技术新产品,2012,10:34. 谢辞本论文虽然凝聚着自己的汗水，但却不仅仅是我一个人能完成的，没有导师的指引和帮助，没有同学们的帮助和支持，这次设计不可能这么顺利的完成。当我打完毕业论文的最后一个字符，涌上心头的不仅仅是长途跋涉后抵达终点的欣喜，更多的源自心底的诚挚谢意。首先要感谢我的导师单长虹单老师，单老师对我的构思以及论文的内容不厌其烦的进行多次指导和悉心指点，多次询问进程，并为我指点迷津，帮助我开拓研究思路，精心点拨、热忱鼓励。单老师一丝不苟的作风，严谨求实的态度，踏踏实实的精神，不仅授我以文，而且教我做人，这将是我人生道路上一笔宝贵的财富。另外，还有感谢在设计过程中给我无私帮助的老师和同学们，特别是我704的兄弟们，他们总是能在我遇到瓶颈给我指引，在我心情低落时给我安慰和鼓励，我会好好的珍惜我们之间真挚的兄弟情谊。再次由衷感谢各位老师对学生的指导和教诲以及同学们无私的帮助，我将在以后的学习和生活中继续努力奋斗。附录一全数字锁相环倍频器各个模块的程序文件：1.全数字锁相环倍频器的顶层模块（自编）module pll_top (fin,fout,se,clk,reset,enable,Kmode,pulse,n);input fin,clk; /clk时钟100ns(10MHZ）input reset,enable; /reset高电平复位，enable高电平有效input 2:0Kmode; /滤波计数器的计数模值设定output fout; /fout是锁频锁相输出output pulse; /pulse是倍频输出input 14:0n; /倍频系数设定output se; /锁相信号wire idout,reset,ca,bo,dout;wire 14:0N;wire 14:0M;xormy u1(.a(fin),.b(fout),.y(se);KCounter u2(.Kclock(clk),.reset(reset),.dnup(se),.enable(enable),.Kmode(Kmode),.carry(ca),.borrow(bo);IDCounter u3(.IDc