多路复用信号产生电路的建模与VHDL设计.doc

课 程 设 计 说 明 书 10-11 学年第 2 学期 学 院：信息工程学院班 级：通信081姓 名：张军学 号：0806220137题 目：多路复用信号产生电路的建模与VHDL设计指导教师：赵 睿系 主 任：邬春明2012年 7月 11日引言在通信系统中，为了提高信道的利用率，使多路信号在同一条信道上传输时互相不产生干扰的方式叫做多路复用。在数字通信系统中主要采用时分多路复用（TDM）方式，把时间划分为若干时隙，让多路数字信号的每一路占用不同的时隙，即多路信号在不同的时间内被传送，各路信号在时域中互不重叠。关键词：时分多路 原理 模型 模块建模 设计 一时分多路复用（TDM）原理时分多路复用（TDM）是按传输信号的时间进行分割的，它使不同的信号在不同的时间内传送，将整个传输时间分为许多时间间隔，每个时间片被一路信号占用。TDM就是通过在时间上交叉发送每一路信号的一部分来实现一条电路传送多路信号的。电路上的每一短暂时刻只有一路信号存在。因数字信号是有限个离散值，所以TDM技术广泛应用于数字通信系统。图1.1是时分多路复用的原理框图，发送端的各路话音信号经低通滤波器将带宽限制在3400Hz 以内，然后加到匀速旋转的电子开关k1上，依次接通各路信号，它相当于对各路信号按一定的时间间隙进行抽样。k1旋转一周的时间为一个抽样周期T，这样就做到了对每一路信号每隔周期T时间抽样一次，此时间周期称为1帧长。发送端电子开关k1不仅起到抽样作用，同时还起到复用和合路的作用。合路后的抽样信号送到编码器进行量化和编码，然后，将信号码流送往信道。在接收端，将各分路信号码进行统一译码，还原后的信号由分路开关k2依次接通各分路，在各分路中经低通滤波器将重建的话音信号送往收端用户。时分多路复用的关键是同步，为了保证正常通信，必须确保收发旋转开关严格同频同相，同频是指旋转开关的旋转速度要完全相同，同相是指当发端旋转开关K1连接第一路信号时，收端旋转开关K2也必须连接在第一路信号上。根据国际电报电话咨询委员会（CCITT）建议，目前TDM采用两种标准系列：一种是欧洲和我们国家所采用的30路系列，即由32个话路组成一个PCM基群,如图1.2所示；另一种是北美和日本等国所采用的24路体系，即由24个话路组成一个PCM基群。S1（t）S1（t）Si(t)S3（t）S3（t）S2（t）S1（t）N21K1K2N21低通滤 波 器PCM编码信道PCM解码低通滤 波 器低通滤 波 器低通滤 波 器低通滤 波 器Si(t)低通滤 波 器图1.1时分多路复用原理框图f0TS0TS1f00tfTS2TS16TS30TS31125us 图1.2 PCM30/ 32 路基群系统的帧结构在PCM30/32系统中，抽样频率为8kHz，抽样周期Ts=1/8000=125us，被称为一个帧周期。每个抽样值用8比特表示，所占用的时间tc=125/32=3.9us，被称为一个路时隙。每个比特所占用的时间为tb=3.9/8=0.488us，总码速率为fb=1/0.488=2048kb/s。图1.3给出了PCM30/ 32 路（基群）路制式帧结构，从图中可以看出1 个复帧中有16 个子帧( 编号为F0，F1, ，F15) ，其中F0，F2，,F14 为偶帧，F1，F3, ，F15 为奇帧，一帧分为32个路时隙，分别用TS0 TS31 表示，其中TS0 作为帧同步时隙，用来传送帧同步码组和帧失步对告码，TS16 用来传送复帧同步信号，复帧失步对告及各路信道信号，另外30 路时隙用来传送30 路话音信号，每个时隙可以插入8 位二进制信息码( 即每时隙含8 b 信息码，由PCM 编码器完成)，以上的帧构成PCM30/ 32 路基群系统。 图1.3 PCM30/ 32 路（基群）路制式帧结构二时分多路复用信号的产生模型1、模型 多路复用信号的产生模型如图2.1所示.它包括了分频器、内码控制器、内码产生器、时序信号发生器及复用输出电路等功能模块。晶振输出信号送给分频器分频后得到低频信号作为内码产生器的时钟信号;每个内码产生器用于产生8位数据码且为串行输出，作为内部分路数据信号，其串行数据码输出受到时序信号的控制;时序发生器的功能是产生四路宽度为8位数据码宽度的时序信号，每路时序信号的相对相位延迟按规定顺序为8位数据码宽度:输出电路的功能是将四路分路码组合成一路完整的复用信号。复用信号输出时钟分频器内码控制器内码产生器内码产生器内码产生器内码产生器输出电路时序发生器 图2.1 四路复用器的VHDL建模框图2.各功能模块的VHDL建模与程序设计(1)分频器 分频器实际是一个4位二进制计数器，其作用是将晶体振荡电路产生的方波信号进行分频，其16分颇输出端作为内码控制器的控制输入端,其VHDL建模符号如图2.2所示。图中，clk为时钟信号输入:A- D为四位二进制分频输出.分别表示16,8,4,2分频输出。图2.2 分频器的VHDL建模符号分频器的VHDL源程序：library IEEE; use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all; entity count16 is -实体名 port(clk:in std_logic; D,C,B,A:out std_logic); -端口设置end count16;architecture rtl of count16 is signal count_4:std_logic_vector(3 downto 0);beginprocess(clk) -进程敏感信号begin if(clkevent and clk=1) then -时钟上升沿触发 if(count_4=1111) then count_4=0000;elsecount_4=count_4+1;end if;end if;end process;D=count_4(0); -最低位从D输出C=count_4(1); -次低位从C输出B=count_4(2); -此高位从B输出A=count_4(3); -最高位从A输出end rtl;上述程序在Max+plus 2的时序仿真波形如图2.3所示 图2.3 分频器的时序仿真波形图中A表示16分频输出，B表示8分频输出，C表示4分频输出，D表示2分频输出。（2）内码控制器内码控制器实际也是一个分频器，一个输出端口输出三位并行信号(图2.1中只画出信号走向)作为内码产生器的地址控制端(选择输入端)，另一输出端作为时序产生器的控制端.内码控制器对内码产生器的控制表现为内码控制器的内码产生器应循环并依次输出从“000, 001”一直到“111。这样，内码产生器每个时钟节拍输出一位码，通过输出电路送到合路信道上，最终形成路串行码流。（3）时序发生器 时序发生器用于产生四路宽度为8位数据码宽度的时序信号。具体实现是将内码控制器的二分频端(即128kHz时钟输出端)通过一个32分频器，其二分频和四分频输出端作为2/4译码器的控制端，2/4译码器的四个输出端，经过反相器后便得出本设计所要求的四路时序译码器的建模流程图如图2.4所示。分频器的两位输出 F2&F1F2&F1=00F2&F1=01F2&F1=10F2&F1=11输出=1110输出=1101输出=1011输出=0111 图2.4 译码器的VHDL建模流程图其VHDL的描述程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yimaqi is -译码器实体名port(F2,F1:in std_logic; Y3,Y2,Y1,Y0:out std_logic);end yimaqi;architecture rtl of yimaqi issignal indata:std_logic_vector(1 downto 0);signal Y:std_logic_vector(3 downto 0); beginindataYYYYY=XXXX;end case;end process;Y3=Y(3); -第4路译码输出Y2=Y(2); -第3路译码输出Y1=Y(1); -第2路译码输出Y0B,out2=in1); -例化u2:count32 port map(X1=in1,D=in2,E=in3); -例化u3:yimaqi port map(F1=in2,F2=in3,Y0=in4,Y1=in5,Y2=in6,Y3=in7); -例化u4:nand0_1 port map(X2=in4,out2=S0); -例化u5:nand0_1 port map(X2=in5,out2=S1); -例化u6:nand0_1 port map(X2=in6,out2=S2); -例化u7:nand0_1 port map(X2=in7,out2=S3); -例化end architecture sx1;count32计数器的VHDL描述程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count32 is -计数器实体名port(X1:in std_logic; E,D,C,B,A:out std_logic);end count32;architecture rtl of count32 issignal count_5:std_logic_vector(4 downto 0); beginprocess(X1)beginif(X1event and X1=1) thenif(count_5=11111)thencount_5=00000;elsecount_5=count_5+1;end if;end if;end process;A=count_5(0); -取第1位输出B=count_5(1); -取第2位输出C=count_5(2); -取第3位输出D=count_5(3); -取第4位输出E=count_5(4); -取第5位输出end rtl;nand0_1非门的VHDL描述程序：library ieee;use ieee.std_logic_1164.all;entity nand0_1 isport(X2:in std_logic; out2:out std_logic);end nand0_1;architecture nand_0 of nand0_1 is beginout2in0_8,D6=in0_7,D5=in0_6,D4=in0_5,D3=in0_4, -例化D2=in0_3,D1=in0_2,D0=in0_1,D=K3,C=K2,B=K1,Y=I0); -例化u2:tri_gate0 port map(din0=I0,en=sx0,dout0=out0); -例化end architecture nm0;library ieee;use ieee.std_logic_1164.all;entity mux8_0 is -8位并行转一路串行码控制器实体名port(D7,D6,D5,D4,D3,D2,D1,D0:in std_logic;D,C,B:in std_logic;y:out std_logic);end mux8_0;architecture rtl of mux8_0 is signal sel:std_logic_vector(2 downto 0);beginsel=D&C&B;with sel selecty=D0 when 000, D1 when 001, D2 when 010, D3 when 011, D4 when 100, D5 when 101, D6 when 110, D7 when 111, 0 when others;end rtl;（5）输出电路在时序发生器产生的四路时序信号的控制下(时序与内码相与)，按顺序依次将四路数据码接入同一通道，形成了一路串行码，从而完成了四路数据码的复用。实现的关键是三态与门的利用，就是当时序信号的上升沿到来，并且在高电平持续时间内。相应的八位码以Y0, Y1,Y2, Y3, Y4, Y5, Y6, Y7的顺序依次输出，而在其他情况下则以高阻的形态出现，当经过一个时序周期(即32个码元)后，就输出了一帧串行码.从而实现了四路数据码元的复用。其中三态门的建模如图2.9所示图2.9 三态门的VHDL建模符号三态门的VHDL描述程序如下： library ieee;use ieee.std_logic_1164.all;entity tri_gate0 is -三态门实体名port(din0,en:in std_logic; dout0:out std_logic);end tri_gate0;architecture zas of tri_gate0 isbegindout0a0,in0_2=a1,in0_3=a2, -以下为例化语句 in0_4=a3,in0_5=a4,in0_6=a5,in0_7=a6,in0_8=a7, K3=w3,K2=w2,K1=w1,sx0=w4,out0=w15);m2:neimacs0 port map(in0_1=b0,in0_2=b1,in0_3=b2,in0_4=b3,in0_5=b4, in0_6=b5,in0_7=b6,in0_8=b7,K3=w3,K2=w2,K1=w1, sx0=w5,out0=w14);m3:neimacs0 port map(in0_1=c0,in0_2=c1,in0_3=c2,in0_4=c3,in0_5=c4, in0_6=c5,in0_7=c6,in0_8=c7,K3=w3,K2=w2,K1=w1, sx0=w6,out0=w13);m4:neimacs0 port map(in0_1=d0,in0_2=d1,in0_3=d2,in0_4=d3,in0_5=d4, in0_6=d5,in0_7=d6,in0_8=d7,K3=w3,K2=w2,K1=w1, sx0=w7,out0=w12);m5:shixusuccessful port map(b=clk,S3=w7,S2=w6,S1=w5,S0=w4);m6:count16 port map(clk=clk,D=W1,C=W2,B=W3);m7:men port map(in1=w7,out1=s3);m8:men port map(in1=w6,out1=s2);m9:men port map(in1=w5,out1=s1);m10:men port map(in1=w4,out1=s0);m11:andmen port map(in1=w12,in2=w13,in3=w14,in4=w15,outp=w16);m12:djhlatch port map(D=w16,ena=ena,q1=fujiout);end ff;以下为部分子模块程序library ieee;use ieee.std_logic_1164.all;entity men is -实体“men”port(in1:in std_logic; out1:out std_logic);end men;architecture one of men isbeginout1=in1; -输入信号直接送给输出端end one;为了既能实现三态门功能，又能便于驱动后续电路，将三态.“Z”改为“1，再在后面加一个四与门.则可将四路分路信号合成一路信号。library ieee;use ieee.std_logic_1164.all;entity andmen is -四与门实体名port(in1,in2,in3,in4:in std_logic; outp:out std_logic);end andmen;architecture one of andmen isbeginoutp=in1 and in2 and in3 and in4; -“与”运算end one;在仿真波形中可能出现毛刺，所以我们增加了一个D触发器，将前面输出的合路信号经过D触发器后，就能消除毛刺。library ieee;use ieee.std_logic_1164.all;entity djhlatch is -D触发器实体名port(d,ena:in std_logic; q1:out std_logic);end entity djhlatch;architecture one of djhlatch issignal sig_save:std_logic;beginprocess(d,ena) -进程敏感信号beginif ena=1 then sig_save=d;end if;q1=sig_save;end process;end architecture one; 四路同步复用器系统模块的时序仿真波形如图3.1所示。图中的S0, S1, S2, S3分别表示不同相位的四路时序信号，每路时序信号的高电平持续时间刚好包含8个clk(时钟)周期，且在信号时序控制过程中。时序信号的高电平有效。在图3.1的波形示例中，第1, 2,3, 4路分路码在时间上分别对应第1, 2, 3, 4路时序信号的高电平持续时间，从图可看出第1路分路码为11110010,第2路分路码为10101010，第3路分路码为00000000,第4路分路码为111111111.一帧复用信号序列为11110010101010100000000011111111.则其时序仿真可以说明，该复用器示例的建模与程序设计是正确的。仿真结果：图3.1四路同步复用器输出信号的时序仿真波形图三心得体会经过将近两周多的时间，我们终于完成了这次课程设计。从起初的查阅资料，重新学习使用MAX+plus2，到编辑各个模块的子程序并进行仿真调试。每一个细节的成功都会给我们带来一番欣喜。在这次的课程设计中不仅检验了我所学习的知识，也培养了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情的能力。在设计过程中，与同学分工设计，和同学们相互探讨，给我的不仅仅是一种经历，也是一种快乐。课程设计是我们专业知识综合应用的实践训练，是我们迈向社会，从事职业工作前一个必不少的过程”千里之行始于足下”，通过这次课程设计，我深深体会到这句话的真正含义通过这次课程设计使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正有所收获，并且从中提高自己的动手能力和独立思考的能力。其实课程设计的目的不在于我们做出了什么，而在于我们获得了什么。有些看似很简单的东西或事情，你经历了就是你一生的收获。四参考文献1 樊昌信，曹丽娜.通信原理M.北京：国防工业出版社，20072 江国强.EDA技术与应用M.北京：电子工业出版社， 20043 朱正伟.EDA技术及应用M.北京：清华大学出版社，20054 段吉海,黄智伟.基于CPLD/FPGA的数字通信系统建模与设计M. 袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂