数字时钟完整版.doc

设计报告撰写要求1. 设计报告，报告中要包括以下几部分内容：（1）封皮：设计题目，姓名、学号，班级，授课教师姓名 【格式见后面附表】（2）写明设计任务（3）写出设计题目的原理框图；（4）完成设计功能所选用的器件，及相应各器件的引脚排列图和功能表；（5）画出综合逻辑电路图；（6）用仿真软件进行调试的调试过程（即：在调试时遇到了哪些实际问题，你是如何解决的）；（7）各人在本次设计中的体会和收获。正文小四号宋体，1.5倍行间距。课 程 设 计 报 告学生姓名:学号：学 院:电气工程学院班 级:电自1116题 目:数字时钟设计指导教师： 张光烈 职称: 2013 年 7月 4 日一 设计要求多功能数字钟具有时间显示、闹钟设置、报时功能、校正作用。走时准确、显示直观、精度、稳定等优点。电路装置十分小巧，安装使用也方便。同时在日期中，它以其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化而受广大消费的喜爱。数字钟广泛用于个人家庭，车站， 码头办公室等公共场所，成为人们日常生活中不可少的必需品，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度，远远超过老式钟表， 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。数字钟已成为我们生活中不可缺少的必须品，广泛的应用于家庭以及办公室等公共场所。给我们生活、学习、工作、娱乐带来了极大的方便。本次设计主要是采用555定时器提供定时脉冲，74160集成块作为计时模块，8段数码显示管作为显示工具。应用电子工作平台软件来设计和仿真多功能数字钟设计，并通过硬件实验的调试来相互验证实际结果。 由振荡器输出稳定的高频脉冲信号作为时间基准,经分频振荡器输出标准的秒脉冲,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。设计一种多功能数字钟，该数字钟具有基本功能和扩展功能两部分。其中，基本功能部分的有准确计时，以数字形式显示时、分、秒的时间和校时功能。扩展功能部分则具有：定时控制、自动报整点时数和触摸报正点的功能。数字钟的电路也是由主体电路和扩展电路两部分构成，在电路中，基本功能部分由主体电路实现，而扩展功能部电路实现。这两部分都有一个共同特点就是它们都要用到振荡电路提供的1Hz脉冲信号。在计时出现误差时电路还可以进行校时和校分，为了使电路简单所设计的电路不具备校秒的功能。并且要用数码管显示时、分、秒，各位均为两位显示，扩展部分要有相应的响应电路。分则由扩展 能按时钟功能进行小时、分钟、秒计时，能调时调分，能整点报时，使用3个2位数码管显示。总体设计1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。其中时为24进制，分秒为60进制。2. 其他功能扩展：（1）设计一个电路实现时分秒校准功能。（2）闹钟功能，可按设定的时间闹时。通过1632开关控制。（3）设计一个电路实现整点报时功能等。在59分56秒、57秒、58秒、59秒输出750Hz音频信号，在59分59秒时输出1000Hz信号，音频持续1s，在1000Hz荧屏结束时刻为整点。（4）设计一个星期电路，0代表周日，123456代表周一到周六。 (5)设计一个秒表电路，用以比赛计时。本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较优的方案。该方案的优点是模块内部简单，基本不需要额外的电路，该方案结构简单，模块间关系较明确，模块外不需使用较多门电路，但不利于功能扩充。2.设计功能要求基本功能：（1）时的计时要求为“12翻1”和24翻1，分和秒的计时要求为60进制（2）准确计时，以数字形式显示时，分，秒的时间（3）校正时间扩展功能：（1）定时控制；（2）仿广播电台报时功能；（3）自动报整点时数；（4）触摸报整点时数； (5)秒表电路，用以比赛计时 (6）星期电路用以提示工作日和周末二设计原理及框图多功能数字钟原理分析数字电子钟主干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”可以选择12或24进制计时器，可实现12或24 小时的累计。通过六个LED显示器显示出来，计数出现误差可用校时电路进行校时、校分、校秒。本次所设计的多功能数字钟用到了555定时器、74160递增集成计数器、EWB软件。555 定时器是一种模拟和数字功能相结合的中规模集成器件，74160是4位十进制同步加计数器多功能数字钟原理框架如图1-1所示，电路包括以下几个部分：标准秒信号发生器、显示电路、时分秒计数器、校时电路。图1-1 多功能电子钟的总体框图根据设计要求首先建立了一个多功能 数字钟电路系统的组成框图，框图如图1所示。时显示器分显示器秒显示器时译码器分译码器秒译码器时计数器分计数器秒计数器校时电路振荡器分频器整点报时触摸报时仿电台报定时控制主体电路扩展电路图1由图1可知，电路的工作原理是：多功能数字钟电路由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能。振荡器产生的高脉冲信号作为数字钟的振源，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器个位进位，分计数器计满60后向小时计数器个位进位并且小时计数器按照“12翻1”的规律计数。计数器的输出经译码器送显示器。计时出现误差时电路进行校时、校分、校秒。扩展电路必须在主体电路正常运行的情况下才能进行扩展功能。实现同步60进制计数，可调整电源5v 时钟信号输入接1Hz的信号源进位输入接秒的进位信号，实现秒功能时，接低电平。进位输出秒模块接分模块，分模块接时模块显示输出接到译码器输入，能闪烁闹钟比较信号输出接到闹钟，秒模块悬空整点报时信号输出接到响铃，实现响停交替5次响铃调整使能端入0有效，有效时，显示信号输出，同时屏蔽进位输入和进位输出，允许调整信号输入。显示使能端入1有效调整信号输入器件说明555定时器的介绍555 定时器是一种模拟和数字功能相结合的中规模集成器件。一般用双极性工艺制作的称为 555，用 CMOS 工艺制作的称为 7555，除单定时器外，还有对应的双定时器 556/7556。555 定时器的电源电压范围宽，可在 4.5V16V 工作，7555 可在 318V 工作，输出驱动电流约为 200mA，因而其输出可与 TTL、CMOS 或者模拟电路电平兼容。 555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。图2-1 555定时器电路引脚图 555定时器的构成及原理555定时器的集成电路引脚如2-1图所示1脚为接地端（GND）、2脚为低触发端（ ）、3脚为输出端 （OUT）、4脚为复位端（）、5脚为控制电压端（CO）、6脚为高触发端（TH）、7脚为放电端（D）、8脚为电源端（VCC）。555定时器由分压器、比较器、基本RS触发器和放电三极管等部分组成，其内部电路图如图2-2所示。分压器由三个5的等值电阻串联而成。分压器为比较器、提供参考电压，比较器的参考电压为，加在同相输入端，比较器的参考电压为，加在反相输入端。比较器由两个结构相同的集成运放、组成。高电平触发信号加在的反相输入端，与同相输入端的参考电压比较后，其结果作为基本RS触发器端的输入信号；低电平触发信号加在的同相输入端，与反相输入端的参考电压比较后，其结果作为基本RS触发器端的输入信号。基本RS触发器的输出状态受比较器、的输出端控制。是复位端，当其为0时，555输出低电平。平时该端开路或接VCC。CO是控制电压端（5脚），平时输出作为比较器的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01uf的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。VT为放电管，当VT导通时，将给接于脚7的电容器提供低阻放电电路。图2-2 555定时器的内部电路图555定时器的功能当复位控制端（TH）的电压大于时，写为VTH=1,当复位控制端（TH）的电压小于时，写为VTH=0。当置位控制端（）的电压大于时，写为VTR=1,当置位控制端（）的电压小于时，写为VTR=0。555定时器有“低触发”、“高触发”和“保持”三种基本状态。（1）当低触发端输入电压小于且高触发端输入电压小于时，VTR=0，VTH=0，比较器输出为低电平，输出为高电平，基本RS触发器的输入端=0、=0，使Q=1，=0，经输出反相缓冲期后，OUT=1，T截止。这时称555定时器“低触发”。（2）若低触发端输入电压大于且高触发端输入电压小于，则VTR=1，VTH=0，=1，基本RS触发器保持，OUT和T状态不变，这时称555定时器“保持”。（3）若高触发端输入电压大于则VTH=1，比较器输出为低电平，无论输出何种电平，基本RS触发器因=0，使=1，经输出反相缓冲器后OUT=0、T导通。这时称555定时器“高触发”。CO为控制电压端，在OUT端加入电压，可改变两比较器、的参考电压。正常工作时，要在CO和地之间接0.01 uF (电容量标记为103)电容。放电管T的输出端为集电极开路输出。以上原理综合分析见下表2-1。表2-1 555定时器的功能表输入中间状态输出放电管状态高触发端低触发端直接复位Q00导通1010导通111保持保持不变VCOUOL导通VCOUOL不变*不变截止2 递增集成计数器74160的介绍 74160递增集成计数器功能介绍图 2-4 74160引脚图74160是4位十进制同步加计数器，其中CLR是异步清零端，LOAD是预置端，A、B、C、D是预置数据输入端，ENP和ENT是计数使能端，RCO是进位输出端，它的设置为多片集成计数器的级联提供了方便CLK为时钟控制端。*1表示RCO在从9变为0时输出为1；图 2-4 为74160的引脚图；74160的功能如表 2-3 。表23 74160的功能表JH预置使能时钟预置数据输入输出工作模式CLRLOADENP ENTCLKA B C DQA QB QC QD RCO011110111 0 01 1 0 0 0 0 0A B C D *1保 持保 持十进制计数异步清零同步置数数据保持数据保持加法计数当输入端CLR=0时，不论有无时钟脉冲CLK，计数器输出将被直接置零叫做异步清零；当输入端LOAD=0时，无论其它输入状态如何，计数器输出将直接置数叫做同步置数。当CLR=LOAD=ENP=ENT=1时，在计数脉冲（上升）作用下，进行计数。74160递增计数器的基本功能检测图2-5 74160递增计数器基本功能检测接线图74160为一个具有清零与置数功能的十进制递增计数器，由显示器件库中选择带译码器的七段显示数码管与计数器输出端相连，在信号源中选择方波电压（频率1KHZ，占空比50，幅值5V）作为计数器的时钟脉冲源，将脉冲源及计数器输出端连接至逻辑分析仪输入端便于观察波形，所连电路如图2-5所示。二 设计过程该方案用总线结构，主要功能集中在模块内部，模块功能较为独立，模块间连线简单，易于扩展，但设计难度大，门电路数量也比较多。3.1 震荡电路震荡电路是数字电子钟的基础，电路输出一个频率为1Hz的时钟信号作为电子钟的秒信号。 由于石英晶体振荡器所产生的频率比较稳定和精确，所以选择石英晶体来产生振荡。选用32768Hz的石英晶振，经过分频率后，可产生频率为1Hz的时钟信号。 3.2 分频电路 由于晶体振荡器产生的时钟信号频率高，不可直接作为秒信号的时钟输入信号，所以要对晶体振荡器产生的信号进行分频。 方法：由于2的15次方刚好是32768Hz，所以对晶体振荡器产生的信号进行15次分频后，即可得到1Hz的时钟信号。3.3 计数器电路 根据设计要求，电子钟由秒，分，时，三部分组成，下面分别对三部分电路进行阐述。3.3.1 秒位计数器 由于以上所说晶体振荡器产生频率为32768Hz时钟信号经过15次分频后即可产生1Hz的时钟信号，所以可以直接把所得的1Hz信号作为秒位计数器的时钟信号。 计数方面选择具有计数功能的74LS90芯片，采用反馈清零方法，组成60进制的计数器，60秒之后产生进位信号，与电子钟的秒位60后进位相对应。3.3.2 分位计数器 分位计数器同样采用74LS90芯片，用秒位的进位信号作为时钟信号，秒位60秒产生一个进位信号，当秒位产生一次进位信号，分位相应地计一个数，与数字电子钟秒位60秒后分位计数一次相对应。 同时用74LS90采用反馈清零法组成一个60进制计数器，计数到60后产生一个进位信号，作为时信号的时钟信号。3.3.3 时位计数器 原理跟以上阐述的一样，分位计数到60后产生一个进位信号作为时位的时钟信号，60分钟后，时位计一次数，与数字电子钟相对应。 同样用74LS90计数，所不同的是在时位需要用反馈清零法组成一个24进制计数器。3.4 译码显示电路 译码显示是将计数器的状态直观地显示出来。 由于计数器输出的是一个8421BCD码，所以可以用4511显示译码器与2位共阴极数码管进行译码显示。3.5 校时电路 数字电子钟必须具有校时功能才有现实意义，所以对设计的电子钟加校时电路。 方法：利用开关和或门电路达到校时功能，由于机械开关在工作时有时会产生抖动现象，造成校时错误，或者跳得比较多，或者比较快，所以应加去抖电路。3.6 报时电路 为增强数字电子钟的功能，有必要加上报时功能。 可利用蜂鸣器与组合逻辑电路，设计成到59分56秒开始响，到整点一共5秒时间内响5次，1秒响一次。标准秒信号发生器晶体振荡器电路组成的秒脉冲发生器晶体振荡器产生的高脉冲信号作为数字钟的振源，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器个位进位，分计数器计满60后向小时计数器个位进位并且小时计数器按照“12翻1”的规律计数。计数器的输出经译码器送显示器。计时出现误差时电路进行校时、校分、校秒。晶体振荡器数字电路中的时钟是由振荡器产生的，振荡器是数字钟的核心。振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，一般来说，振荡器的频率越高，计时精度越高，它利用某种反馈方式产生时钟信号。为了提高秒信号准确性和稳定性,利用石英晶体来构成振荡电路。由于石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且，振荡信号的频率与振荡电路中元件的数值无关。因此,，这种振荡电路输出的是准确度极高的信号。然后再利用分频电路，将其输出信号转变为秒信号， 其组成框图如图4-1。图4-1 电路构成框图分频器电路分频器的作用是将由石英晶体产生的高频信号分频成基时钟脉冲信号和扩展部分所需的频率。在此电路中，分频器的功能主要有两个：一是产生标准脉冲信号；二是功能扩展电路所需的信号。由于石英晶体振荡产生频率很高为4MHz，而电子钟需要秒脉冲，可采用分频电路实现，先经过1 次四分颁，再经过6 次十分频，最后得到秒脉冲信号。这里采用74LS161作为四分频、将74LS161QC连接于74LS192，增计数CPV端。用74LS192作为十分频，将74LS161四分频信号加74LS1925脚CPV，将进位信号C0连接下一片74LS192的CPV，完成十分频，最后输出1HZ的秒脉冲给计数电路。555构成的标准秒脉冲电路 555定时器组成的多谐振荡器图4-2 多谐振荡器电路图 图4-3 多谐振荡器工作波图由555定时器组成的多谐振荡器如图4-2所示，其中R1、R2和电容C为外接元件。其工作波如图4-3所示。 设电容的初始电压0，t0时接通电源，由于电容电压不能突变，所以高、低触发端0，比较器输出为高电平，输出为低电平，即，（1表示高电位，0表示低电位），触发器置1，定时器输出此时，定时器内部放电三极管截止，电源经，向电容C充电，逐渐升高。当上升到时，输出由0翻转为1，这时，RS触发顺保持状态不变。所以0tR1时，占空系数近似为50 。555构成的标准秒脉冲电路如图4-4所示，由555定时器和外接元件R1、R2、C构成多谐振荡器，脚2与脚6直接相连。电 路 没 有 稳 态 ，仅 存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过R1、R2向C充电，以及C通过R2向放电端 Ct 放电，使电路产生振荡。电容C在和之间充电和放电，其波形如图4-5所示。555电路要求R1 与R2 均应大于或等于1K ，但R1R2应小于或等于3.3M。外部元件的稳定性决定了多谐振荡器的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。在此，我们将电路进行了进一步的改进，将上图中的R1和R2合并为一个100K的电位器，通过调节电位器可以得到相对比较稳定并且精确地秒脉冲信号，提供给秒计数器使用。将图中电阻R1R2关系式，电容C元件的参数代入上式，要使脉冲周期为T=1s，计算得：R157.14K。两种方案的比较：方案一中的振荡电路输出的是准确度极高的信号，然后再利用分频电路，将其输出信号转变为秒信号，石英晶体振荡器有频率精确、振荡稳定、温度系数小等特点，而且晶振频率越高，产生的秒脉冲越稳定，可以满足电子钟走时的准确性的要求；方案二中的555多谐振荡器外部元件的稳定性决定了多谐振荡器的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力，因此也可以满足电子钟走时的准确性的要求。但是由于方案一的成本比较高，对石英晶振的要求较高，再加上引入了分频电路，增加了电路的复杂性；而方案二的成本相对来说低得多，对元器件的要求也不是很高，电路实现起来相当容易，也可以得到较高精度的振荡频率。因此，相比之下，我们就采用了方案二：用555构成多谐振荡器，产生秒脉冲信号，供给计数电路使用。三 仿真调试过程（1）启动仿真电路，可观察到数字时钟的秒位开始计时，计数到60后异步清零，并进位到分计时电路。（2）观察到数字时钟的分为开始计时，计数到60后异步清零，并进位到时计时电路。（3）开关J1可控制时计时电路的二十四进制或十二进制计数方式的选择。单击控制键“空格”，可实现计数方式的转换。（4）控制键“A”“B”、“C”可控制将校时所用2HZ时钟脉冲直接引入时、分、秒计数器，从而实现校时、校分、校秒功能。（5）出现整点，即时计数器出现变化时，蜂鸣器会发出相应点数的报时（为得到短促响亮的声响，一般将蜂鸣器的频率设置为1KHz）。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。这用压电谐振的频率即为晶体振荡器的固有频率。一般来说，般来说，振荡器的频率越高，计时精度越高，但耗电量将增大。如果精度要求不高也可以采用由集成电路定时器555与RC组成的多谐振荡器。如图1所示。设振荡频率f=1KHz，R为可调电阻，微调R1可以调出1KHz输出。 分频器 由于振荡器产生的频率很高，要得到秒脉冲，需要分屏电路。本实验由集成电路定时器555与RC组成的多谐振荡器，产生1KHz的脉冲信号。故采用3片中规模集成电路计数器74LS90来实现，得到需要的秒脉冲信号。图274160递增计数器构成六十进制计数器在实际工作中，经常需要组成非十进制（N进制）递增计数器，欲组成N进制递增计数器，只要将计数器第N状态中输出为“ 1”的Q端，经与非门“ 与非”后控制清零端（CLR）即可（因为计数器74160清零端低电平有效）。例如：我们将74160输出端QA和QD通过与非门控制计数器的清零端，即可将十进制递增计数器74160改造成九进制递增计数器，改造之后的电路如图 所示。图4-6 74160组成的九进制计数器显然，通过选择计数器不同输出端作为反馈端，利用一片74160可组成10以内任意进制递增计数器。利用两片74160计数器芯片采用同步级联方式连接就可以将其改造成60进制的计数器，十位计数器选择QC与QB做反馈端，经与非门输出控制十位计数器的清零端（CLR），接成六进制计数形式。个位与十位计数器之间采用同步级联方式，将个位计数器的进位输出控制端（RCO）接至十位计数器的计数使能端（ENP和ENT），完成个位计数器对十位计数器的进位控制。74160组成的60进制计数器连接电路如图4-7所示。而且，我们都知道秒计数器和分计数器都采用的时六十进制计数器完成的，所以，在我们要制作分计数器的时候，可参考秒计数器的原理分析来进行连接，也是利用两片74160计数器芯片采用同步级联方式连接就可以将其改造成60进制的计数器，十位计数器选择QC与QB做反馈端，经与非门输出控制十位计数器的清零端（CLR），接成六进制计数形式。个位与十位计数器之间采用同步级联方式，将个位计数器的进位输出控制端（RCO）接至十位计数器的计数使能端（ENP和ENT），完成个位计数器对十位计数器的进位控制。4.3 74160递增计数器构成12/24进制计数器由于电子钟的“时”计数器有12和24两种计数方式，需要进行12和24进制之间的转换，所以要设计一个可以在12和24进制之间转换的计数器电路。可以用异步清零的方法实现12和24进制的计数，但是这种方法实现的12进制计数不能实现在计数器显示完12之后直接显示01，而用同步置数方法实现的12进制计数就可以解决这个问题，同时也可以实现在显示完23之后直接显示00，所以这里采用同步置数方法实现的12和24进制计数。两片74160组成的12/24进制计数器的电路如图4-8 所示。将个位计数器的进位输出端（RCO）接至十位计数器的计数使能端（ENT和ENP），完成个位计数器对十位计数器的进位控制。十二进制部分选择十位计数器的QA端与个位计数器的QB端做反馈端，经与非门与下边转换开关（SPACE）相连控制74160芯片的预置端（LOAD），使得当计数器计数到12时对74160芯片的预置端（LOAD）发出一个低电平脉冲，另外将个位计数器的输入端（A）经上边转换开关（SPACE）与电源VCC相连，其余输入端（B、C、D）与接地端相连，十位计数器的输入端（A、B、C、D）与接地端相连，使得当计数器转换为同步置数工作模式时，个位计数器有一个0001的输入，十位计数器有一个0000的输入，经过输出端由数码译码显示器显示出来，完成当计数器计数到12之后直接显示01的功能；24进制部分选择个位计数器的QB端与QA端做反馈端，经与门之后和与非门的输入端相连，选择十位计数器的QB端做反馈端与与非门的另外一个输入端相连，与非门的输出与下边转换开关（SPACE）的另外一个端点相连，完成对两片74160芯片的预置端（LOAD）的控制，将上边转换开关（SPACE）的另外一个端点与接地端相连，十位计数器的输入端（A、B、C、D）也与接地端相连，使得当计数器转换为同步置数工作模式时，个位与十位计数器均有一个0000的输入信号通过输出端由数码译码显示器显示出来，完成当计数器计数到23之后直接显示00的功能。当转换开关拨到上边的时候实现的是24进制计数，当转换开关拨到下边的时候实现的是24进制计数。4.调时、调分电路及整点报时电路如电路图（全图），将时、分电路的计数器直接接到振荡器，再分别由开关“1”及“2”控制电路的接通与断开，实现调时、调分。 整点报时电路整点报时电路的功能要求是，每当数字钟计时快要到整点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为整点时刻。设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1KHz）发生在59分59秒，它们的持续时间均为1秒。根据以上设定可得到电台正点报时时的分十位状态Q2M2Q0M2=11（0101），分个位的状态为Q3M1Q0M1=11（1001），秒十位状态为Q2S2Q0S2=11（0101），秒个位的状态为Q0S1=1（1、3、5、7、9）。而发低音还是高音只与秒个位有关，根据设定可列表如表1所示：由表中的状态可总结出如下结论：秒个位的第三位Q3S1可用来作为鸣低音或高音的控制信号，即Q3s1=0时，输入500Hz的低频信号至音响电路Q3S1=1时，输入1kHz的高频信号至音响电路。第一个问题是秒计数到59的同时十位为1，即秒向分的进位提前了一个脉冲。我用到的解决方法是秒向分的进位必须是秒的十位为5、个位为9时，给分的个位一个脉冲，让分的个位开始计数，所以增加了三个与门，将秒十位片的QD、QA和个位片的QC、QA相与接到分的个位片的使能端ENP。第二个问题是分电路的个位向十位进位时也是提前进位。我用到的解决方案是当分的个位片计数到9时，十位片才开始计数，需增加一个与门，将个位片的进位与个位片的进位端RCO相与接到分的十位端。 第三个问题是小时电路模块到11或23时不清零。我用到的解决方案是我发现这是理论性的错误。因为CLR是异步清零的，所以得将时个位的QB或QC与十位相与，再接到清零端。 整点报时电路经与门连接将59分56秒，59分57秒，59分58秒，59分59秒分别将高电平连接接在蜂鸣器上，频率改在较低位，将秒给分进位支路和分给小时进位支路经与门将高电平连接接在蜂鸣器上，这样整点报时电路就完成了，也可以将以上满足条件的前四个支路经与门连接后经或门连接在一个蜂鸣器上。6. 定时闹钟数字钟在指定的时刻发出信号，或驱动音响电路“闹时”，或对某装置的电源进行接通或断开“控制”。不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。例如要求上午7时59分发出闹时信号，持续时间为1分钟。本实验设计为7时59分时，音响电路的晶体管导通，则扬声器发出1KHz的声音。持续1分钟到8点整晶体管因输入端为“0”而截止，电路停闹。闹钟由可调时、分显示器，4个74290芯片，3个4077芯片和两个7421芯片的电路构出时钟的多功能部分。其中，四个74290和四个显示器构成定时闹钟的显示部分（调时部分可以由开关3、4直接控制电路与振荡器的连接来实现）；闹钟模块（60clock，24clock）实现可与时钟比较，并输出闹铃信号，可调整电源，时钟信号同上闹钟信号输入秒模块接分模块，分模块接时模块显示输出同上闹铃输出接到蜂鸣器调整使能端，显示使能端，调整信号输入同上4077芯片的作用是比较实际时钟部分与闹钟部分的输出数据是否一致，再由两个7421芯片校验作最后校验，当全部输出对比为真时，则发光二极管亮起来，实现定时闹钟功能。具体电路如下图：手动闹钟电路图按进制转换比如设早上八点闹钟，时间一分钟，即0000,1000,0000,0000，则将第十二号开关上端闭合，其余下端闭合，闹钟开关控制电路如图所示。即将开关一侧接时分的16位输出，另一端经与门连接与蜂鸣器和发光二极管相连。7. 秒表电路设计100进制计数原理图8