简易电子钟设计.doc

硬件系统课程设计硬件系统课程设计 题题 目 目 简易电子钟 学学 生生 姓姓 名 名 来清华 专专 业 业 计算机科学与技术 师范 学学 号 号 20081201036 指指 导导 教教 师 师 彭太乐 日期 2010 年 12 月 30 日 第 1 页 简易电子钟设计简易电子钟设计 摘 要 Verilog 是广泛应用的硬件描述语言 可以用在硬件设计流程的建模 综合和模拟等多个阶段 随着硬件设计规模的不断扩大 应用硬件描述语言进 行描述的 CPLD 结构 成为设计专用集成电路和其他集成电路的主流 通过应用 Verilog HDL 对多功能电子钟的设计 达到对 Verilog HDL 的理解 同时对 CPLD 器件进行简要了解 本文的研究内容包括 对 Altera 公司 Flex 10K 系列的 EPF10K 10 简要介 绍 Altera 公司软件 Max plus 简要介绍和应用 Verilog HDL 对多功能电子钟 进行设计 关键词 多功能电子钟 硬件描述语言 第 2 页 目目 录录 1引引 言言 1 1 1课题的背景 目的 1 1 2课题设计环境 1 2EPF10K 10 相关说明相关说明及及 VERILOG HDL 简介简介 2 2 1EPF10K 10 相关说明 2 2 2VERILOG HDL硬件描述语言简介 3 3应用应用 VERILOG HDL 描述的描述的简简易电子钟易电子钟 4 3 1功能描述 4 3 2简易电子钟变成流程图 5 3 3源程序 6 4应用应用 VERILOG HDL 描述的简易电子描述的简易电子钟钟功能模块及仿真功能模块及仿真 7 4 1计时模块 7 4 2译码显示模块 8 4 3仿真分析及结论 10 5结束语结束语 11 6致谢致谢 11 第 1 页 1 引引 言言 随着电子技术的发展 现场可编程门阵列 FPGA 和复杂可编程逻辑器件 CPLD 的出现 使得电子系统的设计者利用与器件相应的电子 CAD 软件 在实 验室里就可以设计自己的专用集成电路 ASIC 器件 这种可编程 ASIC 不仅使设 计的产品达到小型化 集成化和高可靠性 而且器件具有用户可编程特性 大 大缩短了设计周期 减少了设计费用 降低了设计风险 目前数字系统的设计 可以直接面向用户需求 根据系统的行为和功能要求 自上至下地逐层完成相 应的描述 综合 优化 仿真与验证 直到生成器件 实现电子设计自动化 其中电子设计自动化 EDA 的关键技术之一就是可以用硬件描述语言 HDL 来描述硬件电路 VHDL 是用来描述从抽象到具体级别硬件的工业标 准语言 它是由美国国防部在 80 年代开发的 HDL 现在已成为 IEEE 承认的标 准硬件描述语言 VHDL 支持硬件的设计 验证 综合和测试 以及硬件设计 数据的交换 维护 修改和硬件的实现 具有描述能力强 生命周期长 支持 大规模设计的分解和已有设计的再利用等优点 利用 VHDL 这些优点和先进的 EDA 工具 根据具体的实际要求 我们可以自己来设计串口异步通信电路 1 1 课题的背景 目的课题的背景 目的 二十一世纪是信息化高速发展的世纪 产业的信息化离不开硬件芯片的支 持 芯片技术的进步是推动全球信息化的动力 因此在二十一世纪掌握芯片技 术是十分有必要的 本次课题是计算机组成原理的课程设计 这次课题旨在通 过自己对所需功能芯片的设计与实现来巩固以前所学的计算机硬件基础知识 同时也提高动手实践的能力 还有为将来进行更大规模更复杂的开发积累经验 1 2 课题设计环境课题设计环境 本次课题设计方要用到的开发环境是 Altera 公司的 EDA 设计工具软件 MAX plusII Altera 公司的工作与 EDA 厂家紧密结合 使 MAX plusII 软件可以与其它工 业标准的设计输入 综合和校验工具相连接 设计者可以使用 Altera 或标准 EDA 输入工具进行设计 使用 MAX plus II 编译器对 Altera 器件的设计进行编 译 并使用 Altera 或其它 EDA 校验工具进行仿真 目前 MAX plusII 支持与 Cadence Mentor Graphics Synopsys Viewlogic 等 EDA 工具接口 MAX plusII 的编译器支持 Altera 公司的 FLEX 系列 MAX 系列和 Classic 可 第 2 页 编程逻辑器件 提供了一种真正与结构无关的设计环境 编译器还具有强大的 逻辑综合与优化功能 使用户不必十分关心设计的细节 可以把精力放在逻辑 的实现上 MAX plusII 的设计输入 处理和校验功能都集中在统一的开发环境下 这 样可以加快动态调试 缩短开发周期 MAX plusII 软件支持多种硬件描述语言设计输入 包括 VHDL Verilog HDL 和 Altera 自己的硬件描述语言 AHDL MAX plusII 软件提供丰富的库单元供设计调用 其中包括 74 系列的全部器 件和一些基本的逻辑门 多种特殊的逻辑宏功能 Macro Function 以及新型的 参数化的兆功能 Mage Function 调用库单元进行设计 可以大大减轻工作量 2 EPF10K 10 相关说明及相关说明及 Verilog Hdl 简介简介 2 1 EPF10K 10 相关说明相关说明 EPF10K 10 隶属于 Altera 公司生产的 FLEX 10K 系列产品 此系列集成度从 几万门到几十万门 是业界第一个在 PLD 中嵌入存储器块的器件 具有许多特 点 高密度 10000 到 250000 典型门 功能强大的 I O 引脚 每一个引脚都是 独立的三态门结构 具有可编程的速率控制 嵌入式阵列块 EAB 每个 EAB 提供 2K 比特位 可用来作存储器使用或者用来实现一般的逻辑功能 逻辑单元 采用查找表 LUT 结构 采用快速通道 Fast Track 互连 速度快并可预测 延时 具有实现快速加法器和计数器的专用进位链和实现高速 多输入逻辑函 数的专用级连链 其中 EPF10K 10 相关电路说明如下 EPF10K10 板 内含预定 型 10K10 主体电路和自定义实验区二个部分 预定型 10K10 主体电路特点如下 采用 ALTERA 公司 10K10 PLCC84 脚器件 使用有源晶振 4MHZ 增强线路板抗干 扰性能 采用三种不同的配置方式 对 ALTERA 公司的 10K10 芯片进行配置 通 过 EDA 软件使用本板提供的 JTAG 接口下载到 10K10 器件中对其进行加载配置 通过 EDA 软件使用本板提供的 PS MODE 接口下载到 10K10 器件中对其进行加载 配置 为了确保系统板掉电又重新上电后能使 10K10 正常运行 本系统板提供 ALTERA 公司 EPC1441 或 EPC1P8 二种器件对 10K10 作上电后自动加载配置 本 EDA 板提供电源接线端子 5V GND 数字地 12V 或自定义 12V 或自定 义 SGND 模拟地及电源测试引线口 5V 12V 12V 均给出信号信息 LED 指 示灯 本 EDA 板提供 JTAG PS MODE 代码下载信号信息 LED 指示灯 自定义实验区特点如下 本 EDA 板提供三个试验区 其中数字电路实验区 A B 二个 模拟电路实验区 C 一个 为了提高 EDA 系统板抗干扰性能 模拟地 和数字地采用分开设计 而且增加了实验区电路的可塑性 数字电路实验区配 有 5V GND 数字地 用户电路实验自由连接点 模拟电路实验区配有 5V SGND 模拟地 12V 12V 用户电路实验 自由连接点 用户实验区电路自由连接点 第 3 页 共为 1908 个点 其中数字电路实验区用户自由连接点为 2x49 行 x12 列 6 行 x8 列 1272 个点 模拟电路实验区用户自由连接点为 49 行 x12 列 6 行 x8 列 636 个点 提供 10K10 可用的全部 I O 脚引线插座 方便与用户实验区任意连接 实验区连线方式通常使用三种方式 元器件直接焊接方式 一次性使用 实验区 可焊接可插接排针孔 以便实验电路任意搭接 增强使用的灵活性 多次性 实验 区可选配安装通用实验面包板 无须做 b 项操作 面包板可安装三块 EDA 板上跳线连接说明 JP8 控制 EPC1441 EPC1P8 5V 电压的提供 JTAG MODE JP JTAG 下载方式支持由本跳线组确定 4 个全 短接 则允许 JTAG 方式下 载 断开则屏蔽 JTAG 方式下载 PS MODE JP PS 下载方式支持由本跳线组确 定 5 个全 短接 则允许 PS 方式下载 断开 则屏蔽 PS 方式下载 JP10 MSEL0 信号受控脚跳左 则 MSEL0 为 0 跳右则 MSEL0 为 1 JP11 MSEL1 信号受控脚 跳左 则 MSEL1 为 0 跳右则 MSEL1 为 1 PWR5V 5V 跳线开关跳左 5V 为 ON 接通 跳右 5V 为 OFF 关闭 PIN1 OSC ALTERA10K10 PIN1 脚的时钟信号输 入端 跳左 CLOCK 信号频率 由 U5 晶振确定 跳右 CLOCK 信号频率由上层独 立型适配器的时钟晶振确定 PIN43 OSC ALTERA10K10 PIN43 脚的时钟信号输 入端跳左 CLOCK 信号频率由 U5 晶振确定 跳右 CLOCK 信号频率由上层独立 型适配器的时钟晶振确定 J1A 控制数字实验 A 区的 5V DC 电源电压 J2A 控制数字实验 A 区的电源电压数字信号地 GND J1B 控制数字实验 B 区 的电源电压数字信号地 GND J1C 控制模拟实验 C 区的 12V J2C 控制模拟 实验 C 区的 12V J3C 控制模拟实验 C 区的电源电压模拟信号地 SGND 5 EDA 板上电源端子接口 LED 指示灯说明 JPWR 电源电压接线端子 从上往下顺序 定义为 5V GND 12V 12V SGND PWRT 电源电压测试接线端子 从上往下顺 序定义 同 JPWR 5V GND 12V 12V SGND JTAG MODE ALTERA10K10 JTAG 方 式下载接口 PS MODE ALTERA10K10 PS 方式下载接口 10K10 IN1 ALTERA10K10 外扩展 I O 引线接口 1 10K10 IN2 ALTERA10K10 外扩展 I O 引线接口 2 JP2 JP3 JP4 JP5 JP6 向上可选配 GEXIN 各种独立型 适配器 LED 指示灯 D2 D3 D4 TCK LED PS LED 分别为 5V 12V 12V JTAG PS 信号指示灯 2 2 Verilog Hdl 硬件描述语言简介硬件描述语言简介 模块是 Verilog 的基本描述单位 用于描述某个设计的功能或结构及其与 其他模块通信的外部端口 一个设计的结构可使用开关级原语 门级原语和用 户定义的原语方式描述 设计的数据流行为使用连续赋值语句进行描述 时序 行为使用过程结构描述 一个模块可以在另一个模块中使用 说明部分用于定义不同的项 例如模块描述中使用的寄存器和参数 语句 定义设计的功能和结构 说明部分和语句可以散布在模块中的任何地方 但是 变量 寄存器 线网和参数等的说明部分必须在使用前出现 为了使模块描述 清晰和具有良好的可读性 最好将所有的说明部分放在语句前 本书中的所有 实例都遵守这一规范 在模块中 可用下述方式描述一个设计 1 数据流方式 第 4 页 2 行为方式 3 结构方式 4 上述描述方式的混合 Verilog HDL 模型中的所有时延都根据时间单位定义 使用编译指令将时间单位与物理时间相关联 这样的编译器指令需在模块 描述前定义 如果没有编译器指令 Verilog HDL 模拟器会指定一个缺省时间 单位 IEEE Verilog HDL 标准中没有规定缺省时间单位 用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句 在连续赋值语句中 某个值被指派给线网变量 请注意连续赋值语句是如何对电路的数据流行为建模的 这种建模方式是 隐式而非显式的建模方式 此外 连续赋值语句是并发执行的 也就是说各语句 的执行顺序与其在描述中出现的顺序无关 设计的行为功能使用下述过程语句结构描述 1 initial 语句 此语句只执行一次 2 always 语句 此语句总是循环执行 或者说此语句重复执行 只有寄存器类型数据能够在这两种语句中被赋值 寄存器类型数据在被赋 新值前保持原有值不变 所有的初始化语句和 always 语句在 0 时刻并发执行 在顺序过程中出现的语句是过程赋值模块化的实例 模块化过程赋值在下 一条语句执行前完成执行 过程赋值可以有一个可选的时延 时延可以细分为两种类型 1 语句间时延 这是时延语句执行的时延 2 语句内时延 这是右边表达式数值计算与左边表达式赋值间的时延 在 Verilog HDL 中可使用如下方式描述结构 1 内置门原语 在门级 2 开关级原语 在晶体管级 3 用户定义的原语 在门级 4 模块实例 创建层次结构 通过使用线网来相互连接 3 应用应用 Verilog HDL 描述的简易电子钟描述的简易电子钟 3 1 功能描述功能描述 计时功能 包括时 分 秒的计时 分别类似于模 12 模 60 模 60 计数器 输入变量 时钟 clk 直接清零 reset 输出变量 小时计时变量为 q 15 8 第 5 页 其中 q 15 12 为小时的十位 q 11 8 为小时的个位 q 7 0 为分计时变量 其中 q 7 4 为分的十位 q 3 0 为分的个位 上述计时变量均采用 8421BCD 码 第 6 页 3 2 简易电子钟变成流程图简易电子钟变成流程图 开 始 q 15 12 1 q 11 8 1 q 7 0 0 False False False False False Ture Ture Ture Ture Ture 第 7 页 3 3 源程序源程序 module clock reset clk q output 15 0 q 输出变量 inputreset clk 输入变量 reg 15 0 q 类型 always posedge clk or negedge reset if reset 复位 低电平有效 q 0 清零电子钟 else begin 如果当前状态为 12 59 时 计时器变为 01 00 if q 15 12 1 q 11 8 1 q 7 0 0 end 如果当前分钟状态为 59 时 计分器变为 00 else if q 3 0 9 begin q 3 0 0 if q 7 4 5 begin q 7 4 0 若当前小时个位态为 9 时 小时个位变为 0 且十位加一 if q 11 8 9 begin q 11 8 0 q 15 12 q 15 12 1 end else q 11 8 q 11 8 1 end else 分十位和个位按计时规律分别加一计时 q 7 4 q 7 4 1 end else q 3 0 q 3 0 1 end endmodule 第 8 页 4 应用应用 Verilog HDL 描述的简易电子钟功描述的简易电子钟功 能能模块模块及仿真及仿真 4 1 计时模块计时模块 模块功能为正常计时 即每秒钟读一次数 秒表加 1 秒计时满 60 进 1 给 分计时 分计时满 60 进 1 给小时计时 小时计时满 12 清零 从功能上讲分别 为模 60 计数器 模 60 计数器和模 12 计数器 模块程序代码 module clock reset clk q output 15 0 q inputreset clk reg 15 0 q always posedge clk or negedge reset if reset reset the digital clock begin q 0 end else begin if q 15 12 1 q 11 8 1 q 7 0 0 end else if q 3 0 9 begin q 3 0 0 if q 7 4 5 begin q 7 4 0 if q 11 8 9 begin q 11 8 0 第 9 页 q 15 12 q 15 12 1 end else q 11 8 q 11 8 1 end else q 7 4 q 7 4 1 end else q 7 4 q 3 0 1 end endmodule 模块仿真 模块符号如下图 电子钟 HH MM Q 15 0 CLK REST 图 计时模块符号生成 模块仿真波形如图 4 2 图 仿真波形 4 2 译码显示模块译码显示模块 3 8 译码器的原理框图及真值表如图及表所示 3 个输入 a 2 0 可能出现 8 种组合情况 000 001 010 011 100 101 110 111 这样就可控制 8 个 输出 y 7 0 相应的某 1 位输出为 0 第 10 页 a 0 3 8 译码器译码器 a 1 a 2 y 7 0 输输 入入 输输 出出 a 2 0 y 7 0 000 11111110 001 11111101 010 11111011 011 11110111 输输 入入 输输 出出 a 2 0 y 7 0 100 11101111 101 11011111 110 10111111 111 01111111 表 3 8译码器真值表 图 3 8 译码器的原理框图 七段显示译码器的原理框图及真值表如图及表所示 4 个输入 d 3 0 可能出 现 16 种组合情况 它的 7 个输出 y 6 0 分别控制共阴 LED 数码管的 a b c d e f g 七段的亮 灭 从而显出对应的 16 个字符 a b g c d e fd 3 0 y 6 0 七段显示七段显示 译码器译码器 图 七段显示译码器的原理框图 表 8421BCD七段显示译码器真值表 输输 入入 输输 出出 d 3 0 y 6 0 a b c d e f g H 0 1 1 1 1 1 1 0 H 1 0 1 1 0 0 0 0 H 2 1 1 0 1 1 0 1 H 3 1 1 1 1 0 0 1 输输 入入 输输 出出 d 3 0 y 6 0 a b c d e f g H 4 0 1 1 0 0 1 1 H 5 1 0 1 1 0 1 1 H 6 1 0 1 1 1 1 1 H 7 1 1 1 0 0 0 0 输输 入入 输输 出出 d 3 0 y 6 0 a b c d e f g H 8 1 1 1 1 1 1 1 H 9 1 1 1 1 0 1 1 H A 1 1 1 0 1 1 1 H B 0 0 1 1 1 1 1 输输 入入 输输 出出 d 3 0 y 6 0 a b c d e f g H C 1 0 0 1 1 1 0 H D 0 1 1 1 1 0 1 H E 1 0 0 1 1 1 1 H F 1 0 0 0 1 1 1 模块程序代码 module de 7 d y input 3 0 d output 6 0 y reg 6 0 y always d case d 第 11 页 4 b0000 y 7 b1111110 4 b0001 y 7 b0110000 4 b0010 y 7 b1101101 4 b0011 y 7 b1111001 4 b0100 y 7 b0110011 4 b0101 y 7 b1011011 4 b0110 y 7 b1011111 4 b0111 y 7 b1110000 4 b1000 y 7 b1111111 4 b1001 y 7 b1111011 4 b1010 y 7 b1110111 4 b1011 y 7 b0011111 4 b1100 y 7 b1001110 4 b1101 y 7 b0111101 4 b1110 y 7 b1001111 4 b1111 y 7 b1000111 endcase endmodule 4 3 仿真分析及结论仿真分析及结论 由仿