数字式移相信号发生器的毕业设计.doc

石家庄铁道大学四方学院毕业设计数字式移相信号发生器的毕业设计第1章 绪论1.1 课题背景及意义1.1.1 课题背景移相信号发生器属于信号源的一个重要组成部分,随着数字集成电路和微电子技术的发展和提高，一种新的频率合成技术直接数字频率合成（DDS）技术产生信号源的方法得到飞速发展，它是继直接频率合成和间接频率合成之后发展起来的第三代频率合成技术。该技术在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标已远远超过传统的频率合成技术所能达到的水平。目前DDS广泛应用于接收机本振，信号发生器，仪器、通信系统、雷达系统等，尤其适合于跳频无线通信系统。直接数字频率合成器(DDS:Direct Digital Frequency Synthesizer)的基本结构由J.Tiemev在1971年首次提出。限于当时的技术和器件水平它的性能指标尚不能与已有技术相比， 故未受到重视。近年来随着数字集成电路和微电子技术的进步，这种结构独特的频率合成技术得到了充分的发展。 该技术在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标已远远超过了传统的频率合成技术所能达到的水平。目前DDS广泛应用于接收机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合于跳频无线通信系统。1.1.2 课题的现状与应用由于 DDS的自身特点决定了它存在这以下两个比较明显的缺点:一是输出信号的杂散比较大，二是输出信号的带宽受到限制。DDS输出杂散比较大这是由于信号合成过程中的相位截断误差、D/A转换器的截断误差和D/A转换器的非线性造成的。当然随着技术的发展这些问题正在逐步的到解决。如通过增长波形ROM的长度减小相位截断误差。通过增加波形ROM的字长和D/A转换器的精度减小D/A量化误差。在比较新的DDS芯片中普遍都采用了12bit的D/A转换器。当然一味靠增加波形ROM 的深度和字长的方法来减小杂散对性能的提高总是有限的。国内外学者在对DDS输出的频谱做了大量的分析以后，总结出了误差的频域分布规律建立了误差模型，在分析DDS频谱特性的基础上又提出了一些降低杂散功率的方法:可以通过采样的方法降低带内误差功率，可以用随机抖动法提高无杂散动态范围(在D/A转换器的低位上加扰打破DDS输出的周期性，从而把周期性的杂散分量打散使之均匀化)。此外随着集成电路制造工艺的逐步提高，通过采用先进的工艺和低功耗的设计，数字集成电路的工作速度己经有了很大的提高。现在最新的DDS芯片工作频率己经可以达到1GHz。这样就可以产生频带比较宽的输出信号了。目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片，为电路设计者提供了多种选择。虽然有的专DDS芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。这时如果高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法。利用FPGA则可根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性和灵活性。传统的波形发生器由模拟电路实现，不仅产生的波形数量少，而且体积大、灵活性差，采用直接数字频率合成(DDS)技术实现的任意波发生器，既可以产生各种波形，而且波形的参数(频率、幅度、相位)可方便调节。DDS技术是一种新的频率合成技术，市场上已出现许多DDS专用电路芯片，然而商用DDS专用电路芯片有一定的局限性，并不能满足各种需求，如果采用FPGA实现DDS功能，可根据用户需要设计，满足用户对特殊功能的要求，而且可以简化电路和控制，提高整个系统的工作性能和可靠性。DDS在数字通信系统中的地位是非常重要的，其应用包括上下变频、调制解调和软件无线电等。DDS具有分辨率高、频率转换速度快和相位噪声低等优点，但其杂散度抑制比性能差，很难做到-65dB。DDS问世之初，构成DDS元器件的速度的限制和数字化引起的噪声这两个主要缺点阻碍了DDS的发展与实际应用。近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。随着这种频率合成技术的发展，DDS广泛应用于接收机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合于跳频无线通信系统。1.2 课题的发展与展望随着微电子技术的发展，现场可编程门阵列(FPGA)器件得到了飞速发展。由于该器件具有工作速度快、集成度高和现场可编程的优点，因而在数字信号处理中得到了广泛应用，越来越受到硬件电路设计工程师们的青睐。直接数字频率合成(DDS)技术具有频率分辨率高、频率变换速度快、相位可连续线性变化等特点，在数字通信系统中已被广泛采用。近年来，技术和器件水平不断发展，这使DDS合成技术也得到了飞速的发展，它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面已远远超过了传统的频率合成技术所能达到的水平，完成了频率合成技术的又一次飞跃，是目前运用最广泛的频率合成技术。运用频率合成技术生产的DDS任意波型信号发生器是较新的一类信号源，并且已经广泛投入使用。它不仅能产生传统函数信号发生器能产生的正弦波、波、三角波，还可以产生任意编辑的波形。由于DDS的自身特点，还可以很容易的产生一些数字调制信号，如FSK, PSK等。一些高端的信号发生器甚至可以产生通讯信号。同时输出波形的频率分辨率、频率精度等指标也有很大的提高。如HP公司的HP3312可以产生lOmHz-15MHz的正弦波和方波。同时还可以产生lOMHz-5MHz的任意波形。任意波形深度16000点。采样率40M，还具备了调制功能，可以产生AM, FM, FSK拌发、扫频等信号。HP公司的HP33250可以产生luHZ-80MHz的正弦波和方波，产生1Hz到25M的任意波形，任意波形深度64K点，采样率200M。同时也具备了AM,FM, FSK,碎发、扫频等功能。除了在仪器中的应用外，DDS在通信系统和雷达系统中也有很重要的用途。通过DDS可以比较容易的产生一些通信中常用的调制信号如:频移键控(FSK)、二进制相移键控(BPSK)和正交相移键控(QPSK)。 DDS可以产生两路相位严格正交的信号在正交调制和解调中的到广泛应用，是一中很好的本振源。在雷达中通过DDS和PLL相结合可以产生毫米波线性调频信号，DDS移相精度高,频率捷变快和发射波形可捷变等优点在雷达系统中也可以得到很好的发挥。1.3 课题主要研究内容本文以DDS为基础，利用单片机与FPGA相结合的方法，设计一个数字式移相信号发生器。理解DDS技术的相关知识，掌握单片机和FPGA技术的原理和方法。完成毕业设计说明书。主要技术指标：1频率范围：20hz20khz，频率步进为20hz，输出频率可以预置；2a，b输出的正弦信号峰峰值可分别在0.30.5v范围内变化；3相位差范围在0-359度，相位差步进为一度，相位差可预置；4数字显示预置的频率和相位差值；5完成数字式移相信号发生器的系统设计工作。根据系统要求，本人主要从以下几个方面进行了研究：1首先探讨了无刷直流电机的发展进程。从无刷直流电机的基本原理出发，导出了其等效电路图和数学模型。研究了无刷直流电机的工作原理、驱动方法、运行特性及控制规律。2对单片机的发展现状和特点进行探讨，对本文中将使用到的80C196MC做了重点论述，并设计基于单片机控制的有位置传感器控制方案。3设计了调速系统硬件总体结构，对系统各主要部分的硬件设计进行了详细的分析和阐述。根据系统的硬件设计和所采用的控制策略，略述了调速系统各个环节的软件构成。4对控制系统整体性能进行了分析，并提出了需要进一步研究的若干问题。59第2章 设计主体2.1 主体结构图图2-1系统总体方案设计示意图2.1.1系统总体方案设计及实现图2-1 是系统总体方案设计示意图,他包括键盘按键控制部分,单片机系统部分, FPGA 部分,以及幅度控制和D/ A 转换电路。单片机采用AT89C51 ,他根据矩阵式键盘输入FPGA 送出频率控制字与相位控制字,用于设定输出正弦波的频率与相位。高速D/ A 转换器用于正弦波的DA 转换,利用单片机的幅度控制字来控制他的参考电压可以达到数调幅的目的。FPGA 构成DDS 的核心部分,用于接收送来的频率字与相位字,同时给DA 转换器输出正弦波数据。采用字符型液晶1602A 显示屏实时显示输出的频率与相位。2.1.2 单片机AT89C51简介AT89C51是一种带4K字节闪烁可编程可擦除只读存储器（FPEROMFalsh Programmable and Erasable Read Only Memory）的低电压，高性能CMOS8位微处理器，俗称单片机。该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。微电子技术发展迅速，目前各个公司不断采用新技术，是单片机的种类，性能不断提高，应用领域不断扩大，89C51FA芯片，片内有8KB的EPROM；89C51FB芯片，片内有16KB的EPROM。AT89C51是美国ATMEL公司生产的低电压、高性能CMOS8位单片机，片内有4KB的可反复擦写程序存储器和256B的随机存取数据存储器，器件采用ATMEL公司的高密度、非易失性存储技术生产，与标准的MCS-51指令集合输出管脚相兼容，片内配置通用8位中央处理器和Flash存储单元。由于将8位多功能CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微处理器。AT89C51单片机为很多嵌入式控制系统提供了一种灵活性高且廉价的方案。功能强大的AT89C51单片机可灵活应用于各种控制领域。因此本系统应用AT89C51单片机进行设计。目前，AT89C51单片机在工业控制、智能仪器、家用电器等领域得到了广泛应用。1AT89C51单片机系列特点ATMEL89系列单片机是以8031核心构成的，所以，它和8051系列单片机是兼容的系列。这个系列对于8051为基础的系统来说，是十分容易进行取代和构造的。故而对于熟悉8051的用户来说，用ATMEL公司的89系列单片机进行取代8051的系统设计是轻而易举的事。89系列单片机有以下明显的优点：(1)内不含有Flash存储器在系统的开发过程中可以十分容易进行程序的修改，大大缩短了系统的开发周期。同时，在系统工作过程中，能有效的保存一些数据信息，即使外界电源损坏也不影响到信息的保存。(2)80C51插座兼容89系列单片机的引脚是和80C51一样的，所以当用89系列单片机取代80C51时，可以直接进行代换。这时不管采用40引脚亦或44引脚的产品，只要用相同引脚的89系列单片机取代80C51的单片机即可。(3)静态时钟方式89系列单片机采用静态时钟方式，所以可以节省电能，这对于降低便携式产品的功耗十分有用。(4)错误编程亦无废品产生一般的OTP产品，一旦错误编程就成了废品。而89系列单片机内部采用了Flash存储器，所以错误编程之后仍可以重新编程，直到正确为止，故不存在废品。(5)可进行反复系统实验89系列单片机设计的系统，可以反复进行系统实验，每次试验可以编入不同的程序，这样可以保证用户的系统设计达到最优。而且随用户的需要和发展，还可以进行修改，是系统不断追随用户的最新要求。2、AT89C51模块结构AT89C51单片机的内部结构，如图2-2所示，其主要结构有：微处理器、数据存储器、程序存储器、I/O口（P0、P1、P2、P3口）、串行口、定时器/计数器、中断系统及特殊功能寄存器(SFR)等。图2-2 AT89C51引脚图2.1.3 DDS简介DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。 一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据DDS频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。 另外，有些DDS芯片还具有调幅、调频和调相等调制功能及片内D/A变换器（如AD7008）DDS是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。 DDS有如下优点：(1)频率分辨率高，输出频点多，可达 个频点(N为相位累加器位数)；(2)频率切换速度快，可达us量级；(3) 频率切换时相位连续；(4)可以输出宽带正交信号；(5)输出相位噪声低，对参考频率源的相位噪声有改善作用；(6)可以产生任意波形；(7)全数字化实现，便于集成，体积小，重量轻，因此八十年代以来各国都在研制和发展各自的DDS产品，如美国QUALCOMM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD7008，AD9850，AD9854等。这些DDS芯片的时钟频率从几十兆赫兹到几百兆赫兹不等，芯片从一般功能到集成有D/A转换器和正交调制器,见附录B。2.1.4 FPGA简介FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。目前以硬件描述语言所完成的电路设计，可以经过简单的综合与布局，快速的烧录制FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA包括了一些相对大数量的可以编辑逻辑单元。CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行2.1.5 FPGA的工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：(1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。(2)FPGA可做其它全定制或半定制ASIC电路的中试样片。(3)FPGA内部有丰富的触发器和IO引脚。(4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。(5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。2.2 硬件设计移相信号发生器的硬件包括按键电路和显示电路。纯硬件电路实现信号发生器需要大量的集成芯片, 制作和调试复杂且灵活性差。本文提出的数字式双通道信号波形信号, 且在低频范围内具有高稳定度、高精度、高分辨率等优点。2.2.1 按键电路为减少键盘电路占用的I/O引脚数目，采用矩阵键盘形式。4x4矩阵键盘的面板配置见图。KY0(00)KY1(01)KY2(10)KY3(11)KX3KX2KX1KX0111011011011011112确认345修改678删除9*0#复位 图2-3 按键电路2.2.2 显示电路图2-4 显示电路2.3单片机与FPGA 间的通信 CLK CLK FPGAAT89C51移位寄存器D触发器DFFAT89C51 的同步串行接口允许在芯片和外设之间,或几个单片机之间,以与标准SPI 接口协议兼容的方式进行高速的同步数据传输。本系统中,AT89C51只负责发送数据,不需要接收数据,故设置为主机工作模式。下图为单片机与FPGA 通过SPI 通信的框图。图2-5 AT89C51 单片机与FPGA 间的SPI 通信框图2.4移相信号发生器设计DDS 的主要思想是从相位的概念出发合成所需的波形 ,他的基本原理框图如图3 所示。他采用了相位累加振荡方法的直接数字合成系统,把正弦波在相位上的精度定为N位,得分辨率为1/ 2 N 。用时钟频率 fclk一次读取数字相位圆周上各点作为地址,对出相应ROM 中的正弦波的幅度值,然后经DAC 重构正弦波。相位累计器的作用是读取数字相位圆周上各点时可以每隔M 个点读一个数值,从而得到输出正弦波频率fsin为: (2-1) 图2-6DDS 基本结构原理图基于DDS 的数字移相信号发生器是整个系统的设计核心部分,其电路模型图如图2-6所示。这部分完全是由VHDL 语言设计,并在FPGA Cyclone 器件上实现的。电路要求能输出2 路正弦信号,由2 路10 位D/ A 实现波形输出。信号频率能通过输入的8 位频率控制字同步控制;其中一路作为参考信号,另一路是可移相的信号,可通过输入的8 位相位控制字控制。其中“FWORD”是8 位频率控制字,控制输出波形信号的频移量;“PWORD”是8 位相移控制字,控制输出波形的相移量; ADDER32B 及ADDER10B 分别为32 位和10 位加法器; SIN_ROM 是存放波形数据的ROM ,10 位数据线,10 位地址线(数据和地址线最大可以到32 位) ,其中正弦波数据文件是后缀为mif的文件,可由C 程序直接生成。REG32B 和REG10B 分别是32 位和10 位寄存器; POUT 和FOU T 为8 位输出,可以分别与两个高速D/ A 连接,输出参考信号和可移相波形信号。2.5 设计流程图初始化按键控制单片机系统显示波形FPGA直接数字合成器D/A转换电路AD/A转换电路B幅度控制相位字输入频率字输入图2-7 系统流程图基于AT89c51单片机的移动信号发生器系统的设计流程如图2-7所示。各部分功能实现方法如下：1子程序用于确定从键盘输入控制指令。2单片机AT89C51根据键盘输入给FPGA送出频率控制字，用于设定输出正弦波的频率与相位。 3D/ A 转换器用于正弦波的DA 转换,利用单片机的幅度控制字来控制他的参考电压可以达到数字调幅的目的。4FPGA 构成DDS 的核心部分,用于接收送来的频率字与相位字,同时给DA 转换器输出正弦波数据。 5显示屏实时显示输出的频率与相位。2.6 软件设计DAT EQU P3.3 ;接TLC5620 DATACLK EQU P3.4 ;接TLC5620 CLKLOAD EQU P3.5 ;接TLC5620 LOADORG 4000H ;入口地址AJMP START ;跳到主程序处执行ORG 4030H ;主程序地址START:JB P1.5 , START ;判断P1.5端口，若为高电平则在此循环等待，低电平则 进行以下判断 MOV R0,#1 ;给延时程序第一层循环赋值AGAIN:MOV A,P1 ;以下判断P1.4，若为高电平则R0赋值为10，并且把P1低 四位赋给延时程序第二层循环参数R1 ANL A,#00010000B ;检测P1.4位，为1则使延时程序最外层循环参数R0为10 JZ L1 ;当P1.4位为0则转移到L1处 MOV R0,#10 ;最外层循环参数R0赋值为10L1: MOV A,P1 ; ANL A,#00001111B ; MOV R1,A ; SHAPE:MOV A,P1 ;以下根据P1口高两位判断波形，00方波，01三角波，10锯齿波，11正弦波 ANL A,#11000000B ;检测P1口最高两位WAVE:CJNE A,#00H,WAVE1 ;P1口最高两位为00执行方波程序，不为00则跳转到WAVE1继续判断 LJMP FANG ;WAVE1:CJNE A,#40H,WAVE2;P1口最高两位为01执行三角波程序，不为01则跳转到WAVE2继续判断 LJMP SANJIAO ;WAVE2:CJNE A,#80H,WAVE3;P1口最高两位为10执行锯齿波程序，不为10则跳转到WAVE3继续判断 LJMP JUCHI ;WAVE3:LJMP ZHX ;以上都不是时（即P1口最高两位为11）执行正弦波程序 ;A为电平输出参数FANG:MOV A,#0F0H ;先输出电平高位， LCALL OUTPUT ;将数据输出 LCALL DELAY ;调用延时程序 MOV A,#04H ;输出低电平数据 LCALL OUTPUT ;将数据输出 LCALL DELAY JB P1.5 ,START ;P1.5为高电平时回到程序开头重新判断 SJMP FANG SANJIAO: MOV R4,#4H ;R4为计数初始值，直到128；开始为上升沿S1: MOV A,R4 ;每次把R4的值赋给A输出 LCALL OUTPUT ;调用输出程序，把A转换输出 INC R4 ;R4递增 CJNE R4,#128,S1 ;R4不为128跳转 S2: MOV A,R4 ;R4初值为128， 三角波下降沿 LCALL OUTPUT ;调用输出程序，把A转换输出 DEC R4 ;R4递减 CJNE R4,#4H,S2 ;R4不为4跳转到S2处 JB p1.5 ,START ;P1.5为高电平时回到程序开头重新判断 AJMP S1 JUCHI:MOV R4,#0F4H ;输出数据赋初值F4HJ1: MOV A,R4 ;每次把R4的值赋给A输出 LCALL OUTPUT ;调用输出程序，把A转换输出 DJNZ R4,J1 ;R4递减，不为0则跳转执行 JB p1.5 ,START ;P1.5为高电平时回到程序开头重新判断 AJMP JUCHI ;正弦波输出程序ZHX:MOV R4,#00H ;输出点初始赋值，一周期内共采集256点，R4一直自加循环 MOV DPTR,#TAB ;数据点起始地址Z1: MOV A,R4 ;每次把R4的值赋给A，作为数据点的相对位置 MOVC A,A+DPTR ;取出相应数据，并赋给A LCALL OUTPUT ;调用输出程序，把A转换输出 INC R4 ;数据点自加 CJNE R4,#0FFH,Z1 ;R4不为FFH跳转到Z1处，重新取下一点 JB P1.5 , START ;P1.5为高电平时回到程序开头重新判断 LJMP ZHX;正弦波256个数据点由127*(sin(k)+1)取整得到，k为从0到2*pi等分256的取值TAB:DB 128,131,134,137,141,144,147,150,153,156,159,162,165,168, 171,174,177 DB 180,183, 186,189,191,194,197,199,202,205,207,209,212,214,217,219,221 DB 223,225, 227,229,231,233,235,236,238,240,241,243,244,245,246,248,249 DB 250,251,252,252, 253,254,254,254,254,255,255,255,255,255,255,255,255 DB 255,255, 254,254,253,253,252,251,250,249,248,247,246,245,243,242,240 DB 239,237, 236,234,232,230,228,226,224,222,220,218,215,213,211,208,206 DB 203,201,198,195,193,190,187,184,181,179,176,173,170,167,164,161,158 DB 155,152,148,145,142,139,136,133,130,126,123,120,117,114,111,108,104 DB 101,98,95,92,89,86,83,80,77,75,72,69,66,63,61,58,55,53,50,48,45,43 DB 41,38,36,34,32,30,28,26,24,22,20,19,17,16,14,13,11,10,9,8,7,6,5,4,3 DB 3,2,2,1,1,0,0,0,0,0,0,0,1,1,1,2,2,3,4,4,5,6,7,8,10,11,12,13,15,16,18 DB 20,21,23,25,27,29,31,33,35,37,39,42,44,47,49,51,54,57,59,62,65,67,70 DB 73,76,79,82,85,88,91,94,97,100,103,106,109,112,115,119,122,125,128 ;延时程序，输入参数R0，R1DELAY:MOV 31H,R1 ;将R1数据保存在31H MOV 30H,R0 ;将R0数据保存在30HD1:MOV R1,31H ;将R1原始数据送回R1D2:DJNZ R1,D2 ;R1递减循环 DJNZ R0,D1 ;R0递减循环 MOV R1,31H ;恢复R1数据 MOV R0,30H ;恢复R1数据 RET;输出程序，入口参数A,将其输出 OUTPUT: MOV R6,#8 ;八个数据输出次数 SETB LOAD ;置位LOAD，开始输入数据 CLR DAT ;设置A1=0 LCALL CLK1 ;输出A1 CLR DAT ;设置A0=0 LCALL CLK1 ;输出A0 CLR DAT ;设置RGN=0 LCALL CLK1 ;输出RGN=0SDATA:RLC A ;将A中的数据逐位输出，高位在前，低位在后 MOV DAT,C LCALL CLK1 DJNZ R6,SDATA CLR LOAD LCALL DELAY SETB LOAD RET;产生下降沿的子程序，产生同步时钟，将数据输出CLK1:SETB CLKCLR CLKRETEND第3章 结论3.1实验结果最后D/ A 输出的信号经过滤波后得到的信号波形如图3-1 所示。 图3-1正弦波 3.2 实验结论通过设计和实验,得出以下结论:(1) 本设计通过键盘控制波形输出的频率和相位,波形频率可调范围为:20 Hz20 KHz ,相位可调范围为:0360,频率步进值为20 Hz。(2) 波形失真度与储存波形ROM 的位数及主工作时钟频率有关。(3) 使用FPGA 中的嵌入式锁相环或者增加采样波形数据的点数(此时需要外配置ROM) ,可以大大提高主工作时钟的频率,消除波形失真。采用哪种方法或同时采用两种方法,取决于实际应用的需要。采用VHDL 语言,具有很强的电路描述和建模能力,能从多个层次对数字系统进行建模和描述,从而大大简化了硬件设计任务,提高了设计效率和可靠性。(4) 基于FPGA 和VHDL 的在系统可重编程的特点,系统更新只需修改VHDL 程序即可,无需重新制作系统。外围电路数/ 模转换器的控制也可由VHDL 程序实现,因此数/ 模转换芯片更换方便。(5) 采用AT89C51 单片机,可实现在线编程,方便灵活,提高了开发效率,同时采用串行数据传送方式占用口线少,减少了资源的浪费。(6) 本设计中的DDS 电路与专用DDS 集成芯片相比,其灵活性更好,可生成任意波形,频率分辨率高,转换速度快,稳定性好,精度高,且均可对频率、相位、幅度实现程控,更重要的是,他如果作为IP 核将具有更大的可移植性。第4章 未来展望据市场调查机构统计，2009年依然是示波器、频谱分析仪、信号发生器和万用表这四大测试设备占据主要市场份额，其中示波器占全球市场33.7%，并且在未来的几年中，信号发生器将成为增长最强劲的测试产品。为应对更高的测试需求，电子测试设备展现出了更多的变化。持续走向高性能、多功能、小型化及高性价比的发展道路。可见，除了硬件性能上的不断提高，电子测试设备的未来发展，也不再只以单一仪器的性能参数为主，由多种不同仪器、软件和配件组成的整体解决方案展现在不同设备供应商的产品规划中。以往软件的使用必须借助于外部的计算机，随着计算机制造水平的提高，体积不断减小，很多仪器已经内置有高速计算机和强大的DSP。因此将这些软件移植到仪器内部的计算机将会是一个趋势。 参考文献1 张富贵,姚振东. 基于DDS 的高性能信号发生器的实现J .成都信息工程学院学报:自然科学版,2006 ,21 (1) :12217.2 刘开辉,朱平云. 基于DDS 技术的高精度微波信号发生器J . 电子技术应用,2006 ,32 (2) :1212123.3 王峰信号发生器M沈阳：东北大学出版社，20044 余永权，汪明慧，黄英单片机在控制系统中的应用M北京：电子工业出版社，20035 尔桂花，窦曰移相信号发生器M北京：清华大学出版社，2002.6 王晓明电动机的单片机控制M北京：北京航空航天大学出版社，20027 黄坚自动控制原理及其应用M北京：高等教育出版社，2004.18 孙涵芳Intel16位单片机M北京：北京航空航天大学出版社，19959 何熙文Intel 8XC196MC/MD高档单片机原理及实用设计M大连理工大学出版社，199510 李宏，张翌高性能集成六输出高压MOS门极驱动器IR2130及其在电力电子技术中的应用J1994(6)11 张继和avr基础M成都：西南交通大学出版社，200012 王晓明单片机控制M北京：北京航空航天大学出版社，200213 徐爱卿Intel16位单片机M北京：北京航空航天大学出版社，200214 苏家键，曹柏荣，汪志峰单片机机原理及应用技术M北京：高等教育业出版社，2004.1115 陈永校无传感器无刷直流位置误差的分析J微特电机，199916 海涛，龙军8096单片机原理及应用M重庆：重庆工业大学出版社，200317 丁元杰单片微机原理及应用M北京：机械工业出版社，1999.818Nicholas H T , Samueli H. A 150MHz Direct Digital Fre2quency Synthesizer in 1125m COMS with - 90 dbc Spuri2ous Sperformance J . IEEE Solid State Circuit , 1991 , 26(12) :1 95921 969.致谢四年的大学生活即将结束，为期一个学期的毕业设计也接近了尾声。此次毕业设计的完成，凝聚着许多人的关怀和帮助。首先要感谢我敬爱的指导教师王舵老师在学术上的精心指导和严格要求，在思想、学习和生活等各个方面的典范作用，在科研中创造的良好学术气氛，在系统研究和调试过程中给予的及时帮助。这些使我的本科学业得以顺利完成，并激励着我在今后的人生道路上不断开拓进取，勇往直前。 同时，我要感谢其他各学科老师，他们对我的学习和工作严格要求，并耐心地教导激励我们积极进取，培养我们形成良好的科研作风，所有这些，我们将终生受益。他们不但在大学四年中指导我们学习和生活，而且在完成论文期间给我许多帮助和建议，他们兢兢业业、对工作认真负责的态度为我做出了好的表率，时刻鞭策着我向他们学习。在此，我还要特别感谢我周围的同学给予的关心和帮助。附录A 外文翻译 THE PHASE-LOCKED LOOP (PLL)The PLL as an FM DemodulatorAs you have seen, the VCO control voltage in a PLL depends on the deviation of the incoming frequency. The PLL will produce a voltage proportional to the frequency of the incoming signal which, in the case of FM, is the original modulating signal.Figure 13-54 shows a typical connection for the LM565 as an FM demodulator. If the IF input is frequency modulated by a sinusoidal signal, you get a sinusoidal signal on the output as indicated. Since the maximum operating frequency is 500 kHz, this device must be used in double-conversion FM receiver is one in which essentially two mixers are used to first convert the RF to a 10.7 MHz IF and then convert this to a 455 kHz IF.The free-running frequency of the VCO is adjusted to approximately 455 kHz, which is the center of the modulated IF range, C can be any value, but R should be in the range from 2k to 20k ,The input van be directly coupled as long as there is no dc voltage difference between pins 2 and 3.The VCO is connected to the phase detector by an external wire between pins 4 and 5.Determine the values for R,C and C for the LM565 in Figure 13-54 for a free-running frequency of 455 kHz and a capture range of 10kHz.The dc supply voltages are 6V.Solution Use Equation (13-5) to calculate C.Choose R =4.7k. COMMUNICATIONS CIRCUITSThe lock range and capture range must be determined before C can be calculated. The lock range isUse Equation (13-7) to calculate C.Therefore,Practice Exercise What can you do to increase the capture range from 10 kHz to 15 kHz ?13-8 REVIEW QUESTIONS 1. List the three basic components in a phase-locked loop. 2. What is another circuit used in some PLLs other than the three listed in Question 1? 3. What is the basic function of a PLL? 4. What is the difference between the lock range and the capture range lf a PLL? 5. Basically, how does a PLL track the incoming frequency? A SYSTEM APPLICATION The DCE (data communications equipment) system introduced at the opening of this chapter includes an FSK (frequency shift keying) modem (modulator/demodulator). FSK is one