随机采样理论及其实现毕业论文.doc

目 录摘 要关键词ABSTRACTKeywords第一章 绪论11.1 采样理论及采样方式11.2 非均匀采样的理论及其国内外发展现状21.3 本文的研究的内容及章节安排3第二章 非均匀采样的理论基础52.1 非均匀采样的可靠性分析52.1.1非均匀采样的频谱52.1.2精度分析72.1.3采样时钟抖动对非均匀离散傅里叶变换的影响82.2 非均匀采样中采样时刻的选择92.2.1时钟抖动的均匀采样102.2.2加性非均匀采样102.3 非均匀采样的抗频率混叠11第三章 MATLAB对均匀采样和非均匀采样的频谱分析13第四章 非均匀采样的DSP实现154.1 数字信号处理器（DSP）的发展154.2 硬件实现164.2.1非均匀采样系统的实现原理.164.2.2 硬件实现的组成框图及各种硬件电路174.2.3系统硬件的选择214.2.4 PC机接口224.2.5 CPLD的设计23444.3 软件实现254.3.1 DSP软件设计264.4.2 PC机应用程序设计304.4 系统检测结果分析314.4.1系统性能指标314.4.2检测结果分析32第五章 总 结37致 谢39参考文献40附录41随机采样理论及其实现摘 要：随着大规模集成电路设计和制造技术的飞速发展，以Shannon均匀采样定理为基础的数字信号处理技术得到了飞速发展和广泛应用，但是，在具体的工程实践中， Shannon采样定理也显现出了它的局限性。本文主要探讨了非均匀采样的基本理论及实现，并研制出一套基于DSP的非均匀采样系统。本文深入探讨了非均匀采样的基本理论，并与均匀采样的相关理论进行了比较，揭示了非均匀采样独特的优异性能；对非均匀采样的实现进行了详尽的论述，对实现过程中遇到的问题进行了分析，给出了一种基于DSP的实现方案，实际验证了非均匀采样的性能。关键词：非均匀采样，非均匀周期采样，DSP，CPLD，USB2.0Random Sampling Theory And Its RealizationABSTRACT:The theory of digital signal processing，based on Shannon uniform sampling theorem，is perfect and has been applied widely in various fields.But，in the practical engineering，the disadvantages of Shannon sampling theorem result in some problems. This paper illuminates the theory and application of nonuniform sampling，and develops a hardware system to implement nonuniform sampling based on DSP.This paper discusses the foundational theory of nonuniform sampling in detail，and reveals the advantages of nonuniform sampling comparing with the uniform sampling. Based on above system，it is proved that the excellent capability of nonuniform samplingis effective.Keywords：nonuniform sampling，nonuniform cyclic sampling，DSP，CPLD， USB2.0第一章 绪论1.1 采样理论及采样方式 随着计算机技术的发展，实际应用场合对信息处理的要求越来越高,使得数字信号处理理论逐步成熟，并形成了具有强大生命力的学科。利用计算机来处理连续时间信号，首要问题就是对连续信号进行采样，将连续信号转换成离散信号，得到数字信号。所谓采样，就是按照一定的时间间隔获取连续时间信号的一系列采样值（n=1, 2,3,L,）。采样技术是由一个采样保持电路和一个A/D（模拟信号/数字信号）变换器来实现的。A/D输出的数字信号提供给数字信号处理单元进行统计、分析、处理以及显示，得到各种结果。一个典型的信号处理过程如下图1-1所示。 图1-1典型信号处理过程实际上，一个完整的A/D转换器包含以下三个部分： 采样，即时间量化，将连续时间信号转变成采样信号； 幅值量化，将离散时间信号的幅值分成若干等级； 编码，即数字量化，给每个幅值等级分配一个代码。其中，时间量化决定着A/D的采样速率；幅值量化决定着A/D的数据位数；数字量化决定着A/D的编码方式。采样是其中关键的环节，在数字信号处理学科中，采样理论和技术是信号处理理论的基础。从采样时间间隔角度上可以将采样分成均匀采样和非均匀采样两种。均匀采样的采样时间间隔是完全相等，不过是一种理想的采样方法，实际中由于采样设备和被采样信号的限制，完全均匀采样是无法实现的。但随着电子技术的发展，采样设备可以尽量做到近似完全均匀采样，虽然仍然存在采样时间间隔不等的问题，但这些差别已经很小，这些微小的时间误差在一般的工业应用中将不再影响信号处理结果。本文是研究非均匀采样，所以对均匀采样在此处就不再赘述。采样方式可分为两大类：均匀采样和非均匀采样。从广义上说，均匀采样和非均匀采样的主要区别在于采样间隔是否相等，均匀采样的采样间隔是等间隔，非均匀采样的采样间隔是变化的、非恒定的。由于Shannon采样定理的建立，以均匀采样为基础的数字信号处理方法得到了飞速的发展和广泛的应用。均匀采样的优点非常明显：（1）均匀采样是最简单的采样方式，并且非常直观，易于实现；（2）均匀采样得到的离散序列非常适合数字化处理，易于实现快速算法。但是，其存在明显的缺点，根据Shannon采样定理，均匀采样时的采样频率必须大于信号带宽的2倍，于是在信号频率很高时，采样频率会高的在工程实践中无法实现或者实现成本很高，例如，目前软件无线电只能在中频实现，主要原因就是因为不易制造出高速ADC器件。非均匀采样有很多种，一般来说只要采样间隔不是恒定的，就可以认为是非均匀采样，但是对于大多数非均匀采样其并不具有特别的性能。这里，我们所研究的非均匀采样特指两种情况：随机采样和伪随机采样。随机采样中每个采样点的选择是完全随机的，是理想化的非均匀采样；伪随机采样中每个采样点的选择是经过挑选的伪随机数。1.2 非均匀采样的理论及其国内外发展现状 1953年BLACK首先提出了非均匀采样理论的最初形式,它提出了非均匀采样时信号重建的条件和可能性；1956年Yen提出了更加详尽的非均匀采样理论，即：如果信号是一个随时间变化的幅值函数，信号中的最高频率分量的频率为W，如果时间可分为以T秒为宽度的若干相等区域，其中T=N/2(W)且在每个区域中采样点以任意方式排列情况下：(1) 当每个区域的采样点数为N时，通过采样时间和采样幅值，原信号可以被唯一确定；(2) 当采样点小于N时，则称为欠确定情况，此时只有在附加条件的情况下，信号才能被唯一确定；(3) 反之，当采样点超过N时，则称为过确定情况，信号不能被任意赋值，还需要满足一定的严格条件。1973年，Sankur和Gerhardt从指导非均匀采样信号重建的实际应用出发，对非均匀采样信号重建的几种常用技术进行了系统的分析，这些技术包括：低通滤波器，Karhunen-Lo-eve内插，样条函数，多项式内插，Yen内插等。1976年，美国科学家Higgins用抽象数学研究了非均匀采样序列集合的结构，提出了一条基本性质，即：在非均匀采样情况下，带限信号的采样序列可分解为两个集合，一个是单位脉冲(sint/t)的变换集，另一个是拉格朗日内插函数集。1977年，美国科学家Papoulis用多维线性系统理论讨论了具有一般性的采样问题。显然从理论上说，一般性采性问题的理论也应该适用于非均匀采样问题，但文中并没有给出如何应用的说明。1988年Edwin采用柯西残差理论推导出一种可用于有限点的非均匀采样信号重建公式。近些年来，由于快速采样系统中出现了输入多路并联，输出多路复用技术，国际国内的科技工作者开始从工程技术的角度研究非均匀采样问题。1988年Jenq首先提出了分析方法，其特点是，将一个非均匀序列分解为M个均匀序列，这样一来，非均匀采样序列就可用M个均匀序列的组合来表示，从而求出了被采样信号的模拟频谱与该信号经非均匀采样后，用DFT所得的数字频谱之间的普遍关系，目前这一理论仍处于发展之中。1.3 本文的研究的内容及章节安排由于本文研究的主要内容是基于DSP的随机采样理论及其实现。本文将从介绍数字信号处理器（DSP）和随机采样理论着手，着重介绍随机采样理论的原理，各个硬件接口的设计和软件开发，然后引入DSP作为实现随机采样的系统工具，从而随机采样。第一章是绪论。简单的介绍了采样理论及采样方式；并概述了非均匀采样的理论及其国内外发展现状第二章详细介绍了非均匀采样的基础理论。第三章介绍了采用了MATLAB对均匀采样和非均匀采样的频谱分析的过程。第四章是本文的重点部分。详细地介绍了整个系统的硬件设计与实现，软件设计与实现。首先是整个硬件系统的设计框图；然后介绍了DSP与接口的硬件设计；最后对DSP进行软件编制及功能的实现。第五章是本文的结束语。总结了本课题的相关内容，以及今后的研究方向。 第二章 非均匀采样的理论基础实际工程应用中，为了采用数字化的处理手段，必须将信号进行采样、量化，转换为适当的数字信号，然后借助于数字化处理方法进行处理。采样显然是至关重要的，因为模拟信号只要经采样、量化后，其一切特性就再也无法改变。前面已经对采样理论进行了介绍，在此就直接开始介绍我研究的非均匀采样的理论。2.1非均匀采样的可靠性分析下面给出了是非均匀傅里叶变换的表达公式、推导及计算精度分析。2.1.1非均匀采样的频谱对于信号满足下列条件：（1）绝对可积，即；（2）在任何有限区间内，只存在有限个数目的最大值和最小值；（3）在任何有限区间内，有有限个数目的不连续点，并且在每个不连续点都必须是有限值。则的傅里叶变换存在， 即存在： （2-1）和 （2-2）当经过均匀采样后，得到离散序列，其中T为采样周期。用代表，则序列的离散时间傅里叶变换表示如下： （2-3） （2-4）根据Shannon采样定理，时域上的采样，将使信号频谱在频域上发生搬移，若采样频率大于奈奎斯特频率，则不会发生频谱重叠。从而， （2-5）其中，为采样后得到的离散序列的频谱，T为采样周期，为采样频率（角频率）。当采用非均匀采样时，得到的离散序列为，其中表示采样时刻。直接套用均匀采样的离散时间傅里叶变换，可以得到以下公式： （2-6）下面给出简洁的证明。假设非均匀采样的各个采样点是随机的，且相互独立，其概率密度分布函数为，采样点数为N，则： （2-7） 如果在信号持续时间0,Td上服从均匀分布，即则： （2-8）其中为平均采样时间。将式（2-8）代入（2-7），并结合式（2-6），可知 （2-9）即非均匀离散傅里叶变换公式计算结果的期望是原始信号频谱。2.1.2精度分析由于采样时刻的随机性，计算得到的信号频谱的期望是信号的真实频谱，因此必须考察频谱计算的精度。非均匀离散傅里叶变换的方差推导如下：令代表由非均匀离散傅里叶变换计算得到的频谱，代表信号的实频谱，则 (2-10)由于为相互独立、同分布的随机变量，概率密度函数为，故 (2-11)又因为 （2-12）和 （2-13）将式（2-11）、（2-12）、（2-13）代入式（2-10），可得： 整理后，可得即 （2-14）根据此式可知对频谱计算精度的分析可得计算的信号频谱的期望是信号的真实频谱。2.1.3采样时钟抖动对非均匀离散傅里叶变换的影响在实际采样过程中，采样时钟不可避免地存在一定的抖动。这种时钟抖动会对非均匀离散傅里叶变换的计算结果产生一定的影响，因此，必须对其进行理论上的推导。设，为一非均匀采样序列的采样时刻，. 代表相应的各个采样时刻的抖动，则此时的非均匀离散傅里叶变换如下式：如果假设，. 满足以下两个条件：a) 服从同分布g()，且相互独立；b) 与，独立则采样时钟抖动对非均匀离散傅里叶变换的影响，可由下面两个数学表达式表示：其中，是的傅里叶变换。证明过程与理想非均匀离散傅里叶变换类似，这里只给出采样时钟抖动时的非均匀傅里叶变换的分析，下式就是分析的最终结果公式： 2.2非均匀采样中采样时刻的选择采样时刻的选择无疑是非常重要的，它决定了采样后信号的性质。下面介绍两种非均匀采样时刻的选择方法。2.2.1时钟抖动的均匀采样时钟抖动的均匀采样在工程实践中是普遍存在的，并且是不可避免的，例如ADC时钟频率存在一定偏差等。有抖动的均匀采样时刻,其数学表达式为：其中，T表示均匀采样的采样周期，为服从同分布的一组随机变量，其均值是0。设的概率密度函数为则采样时刻的概率密度函数为因此，时钟抖动的均匀采样的采样点的分布如图2-1所示。 图2-1有抖动的均匀采样点概率分布时钟抖动的均匀采样明显存在很大的缺点。如果在区间 kT -0.5T, kT+0.5T 上不是均匀分布，则显然，在kT点附近采样点数很多，其它地方采样点很少。如果在区间kT -0.5T, kT+0.5T上满足均匀分布，则会发生某些相邻采样点间距很小的情况。对第一种情况，它和均匀采样区别很小，无法利用非均匀采样的优点；对第二种情况，在实际实现中会非常困难，以致于无法实现，因为采样间距过小对ADC的要求很高。显然，这两种情况都不是我们所希望的。2.2.2加性非均匀采样在加性非均匀采样中，当前采样时刻是根据前一个采样时刻来选择的，其数学表达式为：其中，为服从同分布的一组随机变量，其值恒为正。设的概率密度函数为其均值为，由于故根据中心极限定理，对于一组相互独立随机变量，当随机变量的个数大到一定程度的时候，它们的和服从正态分布，因此当k时，将趋向于正态分布。当t增加时，加性非均匀采样点的概率分布将趋向于平坦，其数值大小为1/,如图2-2所示：图2-2加性非均匀采样点的概率分布2.3非均匀采样的抗频率混叠由于采样时刻的分布不同与均匀采样，非均匀采样具有一个非常重要的特点就是可以消除频率混叠现象，我们用下面的例子进行形象化的阐述：假设给出一组采样数据，它代表了一个正弦信号（加粗的黑色）的均匀采样值，如图2-3-1所示。 图2-3 混叠的产生观察图2-3，就会清楚发现其他的频率的正弦信号和原始信号同一个采样点处的采样值相等（曲线交点处）。因此，如果要用这组采样值进行重建原始信号，显然得到的信号不是唯一的。也就是说，用小于奈奎斯特频率的采样频率进行采样，得到的采样值是无法恢复出原始信号，这与Shannon采样定理是相一致的。这种现象反映到频域上就是频率混叠。频率混叠现象就会引起信号的不确定，仔细看这些不同频率的正弦波，到底哪个才是真的需要的信号呢？在没有其它先验知识的情况下，如何消除频率混叠现象是信号处理理论的一个重要研究课题。均匀采样理论中，在进行信号采样前，信号先通过一个低通滤波器以便把信号的频谱限制在一个特定的范围内，然后用高于信号最高频率两倍的采样频率进行采样，从而消除了频率混叠。虽然这种解决混叠问题的方法能够满足要求，但是这种方法滤除调了信号组成成分中超过某一频率的频率成分，很容易造成失真，同时由于采样频率要高于信号最高频率的两倍，极大限制了数字信号处理理论使用的范围。如果能突破这个限制，将为数字信号处理理论开辟更为广泛的应用领域。所以摆在我们面前的一个问题就是在较低采样频率的情况下，消除频率混叠是否可能？非均匀采样给除了肯定的回答。为了更加直观地说明非均匀采样如何具有消除混叠的性能，我们先观察图2-4。图2-4 消除混叠图2-4中对原始的低频正弦信号进行了重新采样，采样点的个数保持不变，所不同的地方是采样点的间隔不再是相等的了。很容易从图中看出，由于采样点不再是均匀的，只有原始的低频正弦波可以通过采样点可以被拟合出来，从而也就消除了频率混叠。第三章 MATLAB对均匀采样和非均匀采样的频谱分析定义被检测信号由3个正弦信号组成，其数学表达式如下： Y（t）=sin(2t)+sin(2t)+sin(2t)式中， =200Hz， = 700Hz， =1100Hz，t是采样时间。在均匀采样下，若采样频率为1000Hz，采样点数为1024，对采样后的信号做傅立叶变换得到信号频谱，如图1所示，图中、以及、都有对应的混叠信号（800和1200Hz）、（300和1300Hz）以及（100和900Hz），与采样定理的描述相一致。 设置非均匀采样的采样时间函数如下。 t1=1tn=tn-1+randn=2,3,4,.式中，rand是均匀分布在（1ms，3ms）之间的随机数。也可以设置采样时间，如函数tnonunif.m定义的时间。根据所设置的时间函数进行非均匀采样，两个采样时刻的最小间隔为1ms，对应最大采样频率为1000Hz，平均采样时间间隔为2ms，对应平均采样频率为500Hz。以最大采样频率计算，其中和都超过采样定理的限制。对以上信号利用非均匀采样1024点，并使用傅里叶变换得到信号频谱，如图3-2所示。图中对应信号频率分别为200Hz、700Hz以及1100Hz。比较图3-1和图3-2，均匀采样出现了频谱混叠现象，原因有两点：(1)信号中存在超过一半采样频率的信号成分；(2)均匀采样的周期性使得信号出现频谱周期。从图3-1中无法分辨哪个是真实信号，哪个是混叠信号的频谱。 (实际情况下，图3-1中、和分别是真实信号、和的混叠信号)。为了消除频谱混叠现象，采用非均匀采样，采样不再有周期性，而是呈随机性。从图3-2中可以看出，信号频谱没有混叠现象，但即使此时信号中存在超过采样频率的信号成分，非均匀仍然可以准确地检测出信号。 图3-1 均匀采样的信号频谱 图3-2 非均匀采样的信号频谱从图3-2还可以看出，非均匀采样在整个频段都出现幅值较小的随机噪声（噪声的平均幅值约为信号幅值的10%），这是非均匀采样的一个缺点。其主要原因是采样时间随机设置，每个采样时刻的采样频率都不一样，混叠信号根据不同的采样频率分布到不同的频率点。也就是在每个采样时刻，仍然存在均匀采样的频谱混叠现象。但是每个采样时刻都非常短，使得当前时刻的混叠频谱的能量较小，反映到频谱上的幅度较小。总的来看，由于采样频率随机分布，使得混叠信号随机分布，最终表现出整个频谱出现小幅度噪声。实际上，相当于将图3-1中的混叠频谱均匀分布到整个频率段，大大减小了混叠频谱的幅度，远远低于真实信号频谱的幅度，从而检测出真实信号。此外，图3-2中的频谱噪声分布是和采样时间相关的，由于采样时间是完全随机的，所以其分布也是完全随机的。注释：其中MATLAB仿真程序见附录。第四章 非均匀采样的DSP实现4.1 数字信号处理器（DSP）的发展世界上第一个单片数字信号处理器（DSP）芯片应当是1978年AMI公司发布的S2811，1979年美国Intel公司发布的商用可编程器件2920是数字信号处理器（DSP）芯片的一个里程碑，这两种芯片内部都没有现代数字信号处理器（DSP）芯片所必须有的单周期乘法器。1980年，日本NEC公司推出PD7720是第一个具有乘法器的商用数字信号处理器（DSP）芯片。在这之后，数字信号处理器（DSP）芯片设计与制造技术得到了突飞猛进的发展，其应用也越来越广泛。从运算速度来看，MAC（一次乘法和一次加法）时间已经从20世纪80年代初的400ns（如TMS32010）降低到10ns以下（如TMS320C54X、TMS320C62X/67X等），处理能力提高了几十倍。数字信号处理器（DSP）芯片内部关键的乘法器部件从1980年的占模片区（Die Area）的40%左右下降到5%以下，片内RAM数量增加一个数量级以上。从制造工艺来看，1980年采用4m的N沟道MOS（NMOS）工艺，而现在则普遍采用亚微米（Micron）CMOS工艺。数字信号处理器（DSP）芯片的引脚数量从1980年的最多64个增加到现在的500个以上，引脚数量的增加，意味着结构灵活性的增加，如外部存储器的扩展和处理器间的通信等。此外，数字信号处理器（DSP）芯片的发展使DSP系统的成本、体积、重量和功耗都有很大程度的下降。最成功的数字信号处理器（DSP）芯片供应商当数美国德州仪器公司（TI）。TI公司在1982年成功推出其第一代数字信号处理器（DSP）芯片TMS32010及其系列产品TMS32011、TMS320C10/C14/C15/C16/C17等，之后相继推出了第二代数字信号处理器（DSP）芯片TMS32020、TMS320C25/C26/C28，第三代数字信号处理器（DSP）芯片TMS320C30/C31/C32，第四代数字信号处理器（DSP）芯片TMS320C40/C44，第五代数字信号处理器（DSP）芯片TMS320C5X/C54X，第二代数字信号处理器（DSP）芯片的改进型TMS320C2XX，集多片DSP芯片于一体的高性能数字信号处理器（DSP）芯片TMS320C8X以及目前速度最快的第六代数字信号处理器（DSP）芯片TMS320C62X/C67X/C64X等。4.3硬件实现4.3.1 非均匀采样系统的实现原理非均匀采样系统的实现可以包括两个方面：1）对信号进行非均匀采样得到非均匀采样信号；2）进行非均匀采样算法处理。前一个方面主要是硬件实现的问题，即如何在硬件上实现对信号的非均匀采样，后一个方面主要是选择合适的处理算法，以便对信号进行适当的处理，得到所需的结果。从一般意义上来看，信号的每个采样点需要两个量来代表：采样值大小和采样时间。对于均匀采样，由于任何两个采样点的间隔都是相等，因此，均匀采样只需要记录采样值和标记采样点的顺序即可。但是，对于非均匀采样，由于采样点的间隔是不相等的，因此，非均匀采样除了要记录采样值大小以外，还需要记录采样时间。在实际实现中，非均匀采样必须考虑如何在特定的时间点上进行采样，这在对采样时间的精度要求很高时，比如要对1GHz的正弦信号进行采样，则采样时间的精度就必须是几个皮秒。对信号进行非均匀采样的关键是如何精确控制ADC进行采样，有两种方法可以采用：1）产生非均匀的采样时钟送往ADC；2）ADC的采样时钟是均匀时钟，但是通过控制ADC什么时候开始工作来实现非均匀采样。这两种方法都需要非均匀的控制信号。按照非均匀采样的理论，每个采样点的采样时间应该是完全随机的，但是这在实际实现中是不可能的或者很难实现。因此，可以选择伪随机采样脉冲或者伪随机控制信号。伪随机采样脉冲或者伪随机控制信号的实现框图如图4-1所示 图4-1 伪随进采样脉冲产生电路图4-1中，两个伪随机码产生电路产生伪随机码序列，分别送往计数器1和计数器2，作为计数器的预设值；计数器对高频时钟进行计数，当计数器溢出时，就会产生一个脉冲；控制电路实现控制计数器1和计数器2的切换。由于伪随机码产生电路产生的数值是伪随机的，因此计数器输出脉冲的宽度也是伪随机的。最后，两个计数器产生的伪随机脉冲经过脉冲合成电路，形成所需要的伪随机采样脉冲或者伪随机控制信号。根据上面的论述，非均匀采样系统的实现框图如图4-2所示。 4-2 非均匀采样实现的原理框图4.3.2 硬件实现的组成框图及各种硬件电路根据上面对非均匀采样硬件实现的分析，选择了一种硬件实现方案，硬件组成包括：ADC、CPLD、DSP、USB接口和FLASH。整个硬件实现的组成框图如图4-3所示： 图4-3硬件实现的组成框图信号调理电路信号调理电路的功能主要是把输入信号转换成符合ADC模块要求的信号，送往ADC模块进行采样，其电路连接如图4-4所示。图4-4信号调理电路非均匀采样脉冲产生电路非均匀采样脉冲产生电路是通过可编程逻辑器件（CPLD）来实现的。可编程逻辑器件选用Xilinx公司XC9500XL系列中的XC95144XL，其具有如下的特点：（1） 工作频率高达177MHz；（2） 内含144个宏单元，由3200个门可供使用，最大117个用户可用I/O口；（3） 增强的数据安全特性和高度的可靠性；（4） 3.3V工作电压，可接受5V、3.3V和2.5V电平的信号。在本实现方案中，CPLD输入时钟的频率为100MHz。按照实现非均匀周期采样的基本原理，需要在CPLD内部实现产生一组不同采样频率的电路，实现方法为：1）在CPLD内部实现多个计数器，这些计数器依次对100MHz的输入时钟进行计数，当计数器溢出后，就产生一个脉冲信号；2）计数器的预设值是一组预先经过选择的确定数值。CPLD的工作过程为：上电后DSP初始化完成后给CPLD一个启动信号，CPLD收到启动信号后开始计数，计数到66后发生溢出，然后输出一个脉冲，同时启动下一个计数器，该计数器计数到67后输出一个脉冲到ADC，这样的计数器有十个或者更多，当最后一个计数器溢出且输出一个脉冲后同时启动第一个计数器，如此循环，这样CPLD就提供给ADC一个小于1.5MHz的非均匀采样时钟信号或者非均匀控制信号。ADC与DSP的接口连接采样与数据处理单元包括ADC模块和数字信号处理器。ADC模块负责信号的采样，数字信号处理器负责对采样后的信号进行算法处理。ADC模块：模数转换芯片选用的是TI公司的高速、高精度ADCTHS12082。THS12082的采样速率最高为8MHz，输出为12位，适用于雷达、图像、高精度数据采集和通讯领域；多级流水线结构，输出控制逻辑保证不会发生数据丢失；内部有两个控制寄存器，可以灵活地设置工作方式；模拟输入方式可以配置为两路单端模拟输入或者一路差分输入，可以对两路模拟输入同时进行采样；内部集成了16个字FIFO，可以减轻处理器的负担；参考电压可由外部提供或者使用内部参考电压。THS12082在差分输入的情况下有两种采样模式：单次采样模式和连续采样模式。设置为单次采样模式时，采样时钟是由内部产生的，THS12082在采样触发脉冲的触发下开始一次采样；设置为连续采样时，THS12082在外部时钟的驱动下连续进行采样。在本设计方案中，THS12082的工作方式选择如表4-5：表4-5 工作方式选择表参考电压选择内部参考电压采样模式选择单次采样模式模拟信号输入差分输入FIFO触发电平1字数据输出格式二进制补码在THS12082能够正常工作前必须对其进行正确的初始化，初始化过程主要是通过操作两个控制寄存器CR0和CR1，来正确配置THS12082。初始化流程图如图4-6所示。开始是否使用默认设置复位THSI2082清除复位结束复位THSI2082清除复位写自定义控制到寄存器CRO写自定义控制到寄存器CRI图4-6 THS12082初始化流程图DSP数字信号处理器TMS320C5900是美国TI公司高性能数字信号处理器TMS320C5000系列的一种，采用修正的哈佛总线结构，共有一套256位的程序总线、两套32位的程序总线和一套32位的DMA专用总线；内部有8个功能单元可以并行操作，工作频率最大为150M，内部有64K字节的RAM，最大处理能力为1200MIPS；内部集成了丰富的外围设备接口，如外部存储器接口（EMIF）、多通道缓冲串口（McBSPs）和主机接口（HPI），与外部存储器、协处理器、主机以及串行设备的连接非常方便。ADC与DSP的硬件连接：THS12082与THS12082硬件连接是通过5509外部存储接口，配置在CE3空间，中断信号与TMS320C5509的外部中断5相连。具体电路连接如图4-7所示。 THS12082 TMS320C5509图4-7 ADC与DSP的连接工作过程为：THS12082初始化工作完成后开始采样，输出数据先存放在内部的16字FIFO中，当FIFO中的数据量大于设定的数值时，DATA_AV信号有效（其有效电平和触发沿的选择可由控制寄存器来设定），于是THS12082发出一个中断信号到DSP，DSP收到中断后对开始读取数据，送到内部RAM中保存。4.3.3 系统硬件的选择 ADC的工作频率选择由于非均匀采样的抗混叠能力，可以检测到高于几倍采样频率的信号，又考虑到硬件实现的成本，我们选择了最高采样频率为8MHz的ADC。接口方案的选择数字信号处理算法的计算量一般比较大，为了能够实现实时处理，选用的PC机接口的数据传输速度应该尽量快，同时硬件成本不能太高，实现难度不应很大。近几年来，USB接口取得了飞速发展和广泛应用，其接口芯片的价格也已比较便宜，其中USB2.0接口的传输速度高达480Mbps，开发起来也比较容易，因此，USB2.0接口是一种理想的数据传输方案。采样脉冲产生方法的选择显然，在整个非均匀采样实现中，伪随机采样脉冲的产生会比较困难。但是，根据前面的论述，非均匀周期采样是近似的非均匀采样，具有非均匀采样一样的优点。因此，可以用产生一组不同采样频率的电路来代替伪随采样脉冲产生电路，从而在满足频率检测范围的要求下，大大降低系统的实现难度。具体的硬件实现，我们选用成本比较低廉的可编程逻辑器件CPLD来产生采样脉冲，由于采用可编程逻辑器件来实现采样频率产生电路，可以对不同的检测要求产生不同采样频率组，具有高度的灵活性。系统设计指标要实现采样信号不失真，需要达到以下性能指标：系统完成一次频率检测的时间不能大于3秒钟；频率检测的最大误差为2.5KHz；频率检测范围为：100 KHz20000KHz； USB传输速度应能达到100Mbps。4.3.4 PC机接口PC机接口选用USB2.0接口，芯片选用美国Cypress公司推出的USB2.0芯片CY7C68013，它是一个全面集成的解决方案，占用很少的电路板空间，并缩短开发时间，主要结构如下：包括1个8051处理器、1个智能串行接口引擎（SIE）、1个USB收发器、16KB片上RAM(其中包括4KB FIFO)存储器以及1个通用可编程接口（GPIF）。CY7C68013独特的架构具有如下特点：1) 包括1个智能串行接口引擎（SIE），它执行所有基本的USB功能，将嵌入的MCU解放出来用于实现其他丰富的功能，以保证持续高速有效的数据传输；2)具有4KB的大容量FIFO用于数据缓冲，当作为从设备时，可采用Synchronous/Asynchronous FIFO接口与主设备（如ASIC，DSP等）连接；当作为主设备时，可通过通用可编程接口（GPIF）形成任意的控制波形来实现与其他从设备连接； 3) 固件软配置，可将需要在CY7C68013上运行的固件，存放在主机上，当USB设备连上主机后，下载到设备上，这样就实现了在不改动硬件的情况下很方便地修改固件；4) CY7C68013是一个非常方便的USB2.0实现方案，它提供与DSP或者MCU连接的接口，连接方法有两种：Slave FIFOs和Master可编程接口GPIF。在本方案中，选用了Slave FIFOs方式，异步读写。Slave FIFOs方式是从机方式，DSP可以像读写普通FIFO一样对CY7C68013内部的多层缓冲FIFO进行读写。FLAGA、FLAGB和FLAGC是CY7C68013内部FIFO的状态标志，C6211B通过通用I/O口来获得FIFO的空、半满（由用户设定半满的阈值）和满等状态信息。C6211B对CY7C68013内部FIFO的选择以及数据包的提交，具体连接如图4-8所示：FLAFAFLAGBFLAGCSLCSSLOESLBDSLWRPXTENDPC7FIFOADR0:1ED 0:15SLKSODROFSROCEOAOEAREAWEFSXOEXT_NT4EA 12:13ED 0:15 CY7C68013 TMS320C5509图4-8 USB与DSP的连接也是通过通用I/O口来实现。C6211B通过EMIF接口的CE2空间对CY7C68013进行读写操作。工作过程为：DSP通过USB向PC发送数据时，首先查看空、半满和满这三个状态信号，然后向USB写入适当大小的数据，以保证数据不会溢出；PC机通过USB向DSP发送命令字时，USB通过中断方式通知DSP读取命令字。4.3.5 CPLD的设计CPLD的开发环境选用Xilinx公司的ISE 6.1，设计语言使用硬件描述语言Verilog HDL，仿真环境使用Modelsim5.7。Xilinx ISE介绍Xilinx公司是当今世界上最大的FPGA/CPLD生产商之一，长期以来一直推动着FPGA/CPLD技术的发展，其开发软件由早期的Foundation系列逐步发展到目前的ISE 6.x系列。ISE是集成综合环境的简称，是Xilinx公司提供的一套工具集，可以完成整个FPGA/CPLD的开发过程。ISE的主要特点如下：它是一个集成开发环境，集成了众多著名的FPGA/CPLD设计工具，可以显著提高工程师的工作效率。ISE的界面风格简洁流畅，易学易用。ISE秉承了Xilinx设计软件的强大设计辅助功能。在编写代码时，可以使用编写向导生成文件头和模块框架，也可以使用语言模板帮助编写代码。在图形输入时，可以使用ECS的辅助项帮助设计原理图。此外，ISE的Generator和LogiBLOX工具可以方便地生成IP Core与高效模块为用户所用，大大减少了设计者的工作量，提高了设计效率与质量。ISE有丰富的在线帮助信息。Verilog HDL语言Verilog HDL是目前应用最广泛的硬件描述语言，于1995年成为IEEE标准，可以用于从算法级、门级到开关级的多种抽象层次的数字系统设计。Verilog HDL语言具有简洁、高效、易学易用、功能强等特点，与C语言有许多相似之处，并继承和借鉴了C语言的多种操作符和语法结构。由于Verilog HDL巨大的优越性，使得它广泛流行，尤其是在ASIC设计领域更是处于主流地位，在美国、日本等国家， Verilog HDL语言一直是使用最为广泛的硬件描述语言，其使用人数大大超过其它语言的使用人数，在国内，Verilog HDL语言的应用群体也在不断扩大。Verilog HDL硬件描述语言的主要特点如下：(1) 能形式化地表示电路的结构和行为。(2) 借助高级语言的结构和语句，例如条件语句、赋值语句和循环语句等，既简化了电路的描述，又方便了设计人员的学习和使用。(3) 能够在多个层次上对所设计的系统加以描述，设计的规模可以是任意的，语言不对设计规模施加任何限制。(4) Verilog HDL具有混合建模能力，即在一个设计中，各个模块可以在不同设计层次上建模和描述。(5) 基本逻辑门，例如and、or和nand等都内置在语言中；开关级结构模型，例如pmos和nmos等也被内置在语言中，用户可以直接调用。(6) 用户定义原语（UDP）具有很大的灵活性，用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。Modelsim5.7仿真环境在FPGA/CPLD的设计开发过程中，系统的设计仿真是至关重要的。通常，一个设计的仿真将占整个开发的大部分时间。设计仿真按设计步骤可分为功能仿真和时序仿真两部分：功能仿真是在设计输入之后且综合之前进行；时序仿真在综合布局布线之后进行，能够得到目标器件的详细的时序信息。Modelsim是Modelsim Technology公司提供的HDL硬件描述语言仿真软件，可以实现VHDL、Verilog HDL以及VHDLVerilog HDL混合设计的仿真。除此之外， Modelsim还能够与c语言一起对HDL设计文件实现协同仿真。同时，相对于大多数的HDL仿真软件来说，Modelsim在仿真速度上具有明显优势。这些特点使Modelsim越来越受到EDA设计者、尤其是FPGA/CPLD设计者的青睐。本硬件设计中CPLD的功能仿真和时序仿真分别如图4-9和图4-10所示。 图4-9 CPLD功能仿真图 图4-10 CPLD时序仿真图设计好的CPLD的资源占用如下表所示：表4-11 CPLD的资源占用表4.4 软件实现软件实现部分包括运行在PC机上的上层软件和运行在DSP和USB芯片上的底层软件，上层软件负责数据显示和控制工作，底层软件负责芯片的配置、信号采样、数据处理和传输等底层操作。4.4.1 DSP软件设计DSP集成开发环境：日前DSP的发展趋势是处理器更新、更复杂、更新、速度更快，DSP应用系统也向多处理、多通道发展，变得越来越复杂。与此同时，市场对基于DSP的产品需求越来越大，竞争也越来越激烈，出此对开发效率的要求也越来越高。对于开发者，要想在有限的开发周期内充分利用DSP器件的计算能力，有效的开发工具至关重要。Code Composer Studio(CCS)是TI公司推出的一个集成性DSP软件开发工具，使用CCS提供的工具，开发者可以非常方便地对DSP软件进行设计、编码、编译、调试、跟踪和实时性分析。在一个开放式的插件结构下，CCS内部集成了以下软件工具：(1) C6000代码产生工具(包括C5000系列的C编译器、汇编优化器、汇编器和连接器)；(2) 软件模拟器(Simulator)；(3) 实时操作系统软件DSP/BIOS；(4) 主机与目标机之间的实时数据交换软件RTDX；(5) 实时分析(real-time analysis)和数据可视化(data visualization capabilities)软件使用CCS进行DSP程序设计的流程一般包括四个阶段。首先进行概念设计，构想DSP程序的整个设计思路，接着编写代码，可以使用汇编语言或者C语言，接着进行编译、调试工作，最后对可以正常运行的程序进行实时性分析。设计流程如下：概念设计编写并编译代码调试代码实时性分析图4-12 使用CCS进行设计的流程软件流水线技术流水线操作是TMS320C5000系列DSP实现高速度、高效率的关键技术之一， TMS320C5000系列DSP的流水线与以前的系列等DSP相比，有很大的优势，主要表现在：简化流水线的控制以消除流水线的互锁；增加流水线的深度来消除传统流水线结构在取指令、数据访问和乘法操作上的瓶颈，取指令、数据访问分为多个阶段，使得TMS320C5000系列DSP可以高速的访问存储空间。DSP程序组成运行在DSP上的程序是整个系统软件的主要部分，完成控制ADC的采样、数据处理以及数据传输。程序的主体包括以下几个部分：1) DSP初始化，主要负责上电后DSP的初始化工作，如中断控制寄存器初始化、定时器初始化和外围设备控制寄存器的初始化等；2) ADC初始化，完成检测ADC是否正常工作、配置ADC的工作方式、选择数据输出格式等工作；3) 非均匀离散傅里叶算法；4) 通过USB接口进行数据传输，主要工作包括USB传输操作的初始化、接受主机的命令和进行数据传输； 图4-13 USB传输程序流程图 图4-14主程序流程图5) 确保程序可靠运行的措施，主要部分是定时器中断服务子程序。定时器设定一个时间值，这个值可以保证ADC正常采样操作结束后定时器中断才能到达，因此，如果DSP响应了定时器中断，则说明ADC采样操作出现异常；解决办法是重新运行主程序。整个DSP程序的流程图如图4-13和图4-14所示：DSP编程注意事项TMS320C5000系列DS