VerilogHDL与FPGA设计基础_授课教案0709.doc

西安邮电大学课程教案课程名称：VerilogHDL与FPGA设计基础 授课教师： 李哲 授课教师所在学院： 电子工程学院 授课班级： 电路120102 授课学期： 2014-2015-01学期 1、 基本信息课程名称VerilogHDL与FPGA设计基础课程性质必修限选选修素拓跨学科授课专业班级学生人数：67所处年级 一年级 二年级 三年级 四年级总学时64理论课时40实验课时24学分4课程教材VerilogHDL与FPGA设计基础上课时间2014-2015-1上课地点A337、A322答疑时间答疑地点2#112先修课程本课程在授课对象所学专业人才培养中的作用与地位本课程是集成电路设计与系统集成专业的一门专业基础课程，学生在先修课程数字电路基础上，掌握使用VerilogHDL进行数字电路设计、仿真，并在Fpga器件上实现数字逻辑。初步掌握集成电路和数字系统的设计方法，培养学生从事集成电路设计技能，对学生进入集成电路设计领域有很重要作用。本课程在知识传授、能力提升、素质培养各方面的教学目标掌握基于FPGAVerilog HDL实现数字电路仿真的方法。一方面可以使学生掌握一种适合产品样机和小批量生产的理想手段，另一方面也为进一步学习专用集成电路芯片设计打下了良好基础。通过本课程的学习可以使学生掌握1）自顶向下的全正向设计思想；2）可编程逻辑器件的基本知识和相关软件的使用方法；3）FPGA电路设计的方法和技巧。基本具备中小规模可编程逻辑器件的设计开发能力。学生情况分析注：本栏目建议各位老师通过与学生深入沟通、向前续课程授课教师和辅导员老师了解情况等各种方式，充分了解授课学生的实际情况，积极有效地开展教学。二、课程大纲VerilogHDL与FPGA设计基础课程教学大纲The fundamental of FPGA Design with Verilog HDL 课程编号：DZ140340 适用专业：集成电路设计与系统集成先修课程：数字电路，电路分析 学 分 数：4总学时数：64 实验（上机）学时：24考核方式：考试执 笔 者：李哲 编写日期：2014年7月7日一、课程性质和任务本课程是集成电路设计与系统集成专业的一门院定选修专业基础课程。学生通过本课程学习之后应当熟悉Verilog HDL语言的基本语法和语义、自顶向下的设计方法学、能用Verilog HDL语言在不同的抽象层次上描述数字电路、掌握用Verilog HDL实现数字电路仿真的方法；同时能够应用Verilog HDL语言进行基于FPGA的电路设计。一方面可以使学生掌握一种适合产品样机和小批量生产的理想手段，另一方面也为进一步学习专用集成电路芯片设计打下了良好基础。通过本课程的学习可以使学生掌握1）自顶向下的全正向设计思想；2）可编程逻辑器件的基本知识和相关软件的使用方法；3）FPGA电路设计的方法和技巧。基本具备中小规模可编程逻辑器件的设计开发能力。二、课程教学内容和要求本课程系统的介绍用VerilogHDL设计和验证数字硬件电路，重点讨论综合VerilogHDL子集在设计数字电路中的应用，讨论FPGA现场可编程阵列器件的结构、特点和相应的集成环境的使用以及目前工业界最常用的仿真工具Modelsim的使用。重点讲授基于FPGA的数字电路设计流程中的基本概念、所采用的步骤和应该遵循的原则，包括模块划分原则、可综合VerilogHDL编码风格、验证程序的编写方法和静态时序分析等。第一章 VerilogHDL数字设计综述主要内容：复习数字逻辑电路的相关概念；VerilogHDL的发展历史与语言特点；Verilog语言与FPGA之间的关系；FPGA设计流程，自底向上和自顶向下；。基本要求：了解VerilogHDL特点及与FPGA关系，理解数字电路设计流程第二章 FPGA介绍主要内容： FPGA基本概念，现场可编程门阵列FPGA结构、配置、选型。基本要求：理解FPGA结构，掌握FPGA配置。第三章 VerilogHDL语法及层次建模概念主要内容：数字系统抽象描述层次；Verilog模块的基本概念；赋值语句；模块的结构、模块组成，端口连接规则，标示符层次引用；数据类型、常量、变量和基本运算符号；模块实例及逻辑仿真的构成。基本要求：理解数字电路设计方法：理解模块和模块实例之间关系；理解抽象层次：行为级、数据流级、门级和开关级；理解VerilogHDL词法约定；学习数据类型、系统任务等。重点：模块连接规则，VerilogHDL语法，数据类型。第四章 仿真模型与仿真环境主要内容： Verilog HDL构建仿真模块；仿真模块的一般结构；仿真环境。基本要求： VerilogHDL设计、验证与仿真之间关系；仿真环境与工具。重点：测试平台。第五章 不同抽象级别建模方法主要内容：门级建模、数据流建模、行为级建模，不同级别建模逻辑设计的差别及作用。门级原语、表达式、结构化语句。基本要求：不同建模级别概念，理解门级原语，电路逻辑图用VerilogHDL描述；使用数据流结构对数字电路建模，表达式、各种结构化语句。重点：数据流建模、行为级建模方法第六章 任务与函数主要内容：任务、函数、任务与函数的区别、系统函数、实用建模技术。基本要求：理解任务和函数之间区别，掌握任务、函数的声明和调用。第七章 设计验证主要内容：验证综述；功能验证的技术；时序验证相关概念。基本要求：掌握验证的基本方法。第八章FPGA设计实例主要内容：以实例形式从逻辑设计、仿真、FPGA选型、资源利用、下载、验证与测试等方面全面阐述基于VerilogHDL的FPGA数字电路设计。基本要求：掌握基于VerilogHDL的FPGA数字电路设计基本方法。三、各教学环节的学时分配 项目章节主要内容学时分配讲课习题课实验上机合计第一章课程相关信息22第二章FPGA介绍44第三章VerilogHDL语法及层次建模概念 448第四章仿真模型与仿真环境6410第五章不同抽象级别建模方法8614第六章任务与函数426第七章设计验证426第八章FPGA设计实例66综合实验268合计40/24/64四、实验部分教学内容和要求： 1、实验项目及学时分配其中：演示性实验 0 %，验证性实验 16.7 %，设计性实验 41.7 %，综合性实验 41.7 %序号实验项目名称实验内容及要求学时实验类型演示验证设计综合1熟悉modelsim仿真环境用Modelsim仿真计数器22描述一个组合电路设计并仿真一个4位全加器23ISE基本操作ISE的基本操作24时序电路实验I用FPGA实现一个时序电路46任务与函数实验用任务和函数完成一个ALU4 7总线功能模型用总线功能模型模拟一个CPU读写48大作业DDS、交通灯、电子表或者学生自定题目62、实验所需设备及材料序号实验项目名称每组人数每组需要的主要仪器设备每组需要的主要实验材料设备名称数量材料名称数量性质所有1PC机1/Modelsim软件1/五、本课程与其它课程的联系 先修课： 数字电路逻辑设计； 后续课： 数字集成电路设计； 六、建议教材及参考资料建议教材：1. VerilogHDL数字设计与综合（第二版），Samir Palnitkar 著 夏宇闻等译，电子工业出版社，2013年1月2. 基于verilog的FPGA设计基础杜慧敏、李宥谋等，西安电子科技大学出版社出版，2006年2月第1版。 参考资料1. Verilog数字系统设计教程（第二版），夏宇闻，北京航天航空大学出版社，2008年6月2. Verilog HDL硬件描述语言 J.Bhasker著，徐振林等译，机械工业出版社，2000年7月第一版3. FPGA设计及应用，褚振勇、翁木云编著，西安电子科技大学出版社出版，2002年7月第1版。4. CPLD/FPGA的开发与应用，徐志军、徐光辉编著，电子工业出版社出版，2002年1月第1版。三、教学日历课程名称 VerilogHDL与FPGA设计基础 主讲教师 李哲 辅导教师 所在院系 电子工程学院 微电子学系 授课班级 电路12011202 西 安 邮 电 大 学教 学 日 历(课程起止时间: 2014 年 9月 8日 至 2014 年 12月31日) 教学周数 16 计划学时 64 周学时数 4 实验学时 24 讲 课 34 习 题 6 周次日期教 学 内 容学时实验学时重 点 与 难 点作 业实际执行情况（含教学条件情况）日/月38/9端午节311/9VerilogHDL数字设计综述2数字电路设计流程415/9FPGA基础知识一2FPGA结构及特点418/9FPGA基础知识二2FPGA设计流程及应用522/9Verilog入门2Verilog的基本构成525/9Verilog语言基础2数据类型：wire,reg629/9习题课2作业和工具讲解62/10国庆节76/10实验：Modelsim环境2计数器仿真实验验证79/10实验：Modelsim环境24位全加器功能仿真813/10仿真模型2测量平台816/10仿真环境及工具2激励编写920/10实验：ISE环境2原理图HDL输入综合923/10实验：ISE环境综合下载2计数器设计时序仿真1027/10门级与结构建模 2门级建模1030/10数据流建模2赋值、运算符、延时113/11行为建模2过程赋值、阻塞与非阻塞116/11行为建模2状态机设计方法1210/11实验：时序电路设计2分频器设计1213/11任务与函数12自定义任务函数编写1317/11任务与函数22系统任务函数应用1320/11实验：ALU设计2用任务和函数完成一个ALU1424/11实验：ALU设计2用任务和函数完成一个ALU1427/11实验：总线功能模型2双向接口设计151/12实验：总线功能模型2总线时序关系154/12综合实验：根据所学知识，设计使用项目。DDS、交通灯、电子表或者学生自定题目。2查找资料、流程设计168/122模块划分，电路设计1611/122仿真验证1715/12设计与验证12验证技术、方法1718/12时序验证22静态时序分析1822/12FPGA设计实例12多个独立简单例程1825/12FPGA设计实例22综合例程注：教学日历务请于开学的第二周前交教务办 任课教师： 系、部主任： 院长： 四、学生作业及平时考核情况记录表集成电路1201班作业与出勤情况表序号学号 姓名123456789101112131415161718192015126001陈佳鑫25126004池海洋35126005戎国45126006苏欣阳55126007彭柏炼65126009宋达75126010申浩85126011李柴溢95126012严毅105126013于轩115126014雒旭鹏125126015李豪135126016何鑫145126017蔡岩飞155126018禹应强(班长)165126019刘东(班长)175126020李文冬185126021李源195126022张威205126023吴勇215126024郭涛225126025周在新235126026谷志林245126027黄静255126028张巧玲265126029牛雨萌275126030韩喆285126031高晓倩295126032王瑶305126033陈珊315126034路媛325126035郑晓玲集成电路1202班作业与出勤情况表序号学号 姓名1234567891011121314151617181920105126036莫纯灿205126037王晓东305126038王舟405126039祈大健505126040陶晓旭605126041段德新705126042顾向805126043陈锴905126044施昊伟1005126045朱煜琛1105126046刘鑫1205126047段广广1305126048张凯1405126049姚远1505126050王超1605126051钟乐1705126052曹源1805126053侯晓峰1905126054张璐2005126055唐韵2105126056张凯飞2205126057朱兴东2305126058李勇2405126059王力2505126060李译2605126061孟四霞2705126062赵琰瑞2805126063董雪雯2905126064任婉琪3005126065晁凯星3105126066朱司文3205126067张凯鸽3305126068张薇3405126069何珍珍3505126070 彭阳光五、课堂教学设计方案第一讲（2）课程简介（第一章）1、本次课教学目标： 使学生对该课程有一个总体认识：1.1 课程的预期目标：n 掌握VerilogHDL及数字电路设计方法n 掌握基于FPGA的数字电路实现方法n 掌握数字集成电路设计的一般流程n 初步掌握系统集成的设计方法。1.2 本课程与先修课程、后续课程的关系1.3 VerilogHDL的发展1.4 EDA技术简介及设计流程2、本次课教学重点：2.1 EDA技术是数字电路设计的发展方向，从IC制造工艺、电路设计、仿真验证、系统设计、测试等都实现电子设计自动化。2.2 VerilogHDL发展3、本次课教学难点：3.1 学生理解与以前所学知识的区别：VerilogHDL与C语言区别：前者硬件电路描述与设计，并发执行；后者编译后在CPU中运行代码，逐条执行。3.2 传统设计与EDA设计流程区别：学生本身对传统设计没有经验，也不是十分理解，因此很难体会到EDA设计带来的优势。4、本次课教学方法：讲授法5、本次课教学过程设计分两部分讲述，首先对本课程要求及总体讲述：重要性、预期目标、学习方法，VerilogHDL与FPGA概述；其次，讲述VerilogHDL发展；第三，讲解本课程在本专业培养方案中的地位：专业基础、工具。采用提问形式，引起学生好奇心，再逐步对所提问题剖析，加强学生的理解很认识。n 什么是FPGA？n 什么是VerilogHDL？n 什么是基于VerilogHDL的FPGA设计？ 1、外部硬件系统2、内部逻辑系统n FPGA与常用数字逻辑器件关系 FPGA：可编程、灵活、系统体积小n HDL与其他高级语言（C语言等）区别HDLPLD、FPGA；C等CPUn VerilogHDL与FPGA设计基础1、 VerilogHDL和FPGA基本知识 2、基于FPGA、HDL设计方法3、设计验证工具 4、数字电路系统设计方法在讲述VerilogHDL发展时，主要简述，提示学生自己看书。同时，提示学生：关于VerilogHDL与FPGA方面的知识，书籍很多、网上资料也非常多。需要深入学习，多看、多练、多思考。第二讲（2+2）可编程逻辑器件PLD_FPGA基础知识（第二章）1、本次课教学目标：使学生对FPGA深入认识：1.1 FPGA是可编程逻辑器件（PLD）之一：其特点使其成为最广泛的数字电路设计支撑器件：用于ASIC前期验证或者直接作为小批量专用集成电路直接应用。1.2 FPGA内部结构和专用资源：内部结构只要由可编程逻辑块（CLB）、可编程输入/输出（IOB）和可编程内部互联资源（PIR）；嵌入式阵列块（EAB）既可以是RAM、ROM、FIFO等，也可以是DSP、CPU等常用的硬件电路，大大增加了FPGA使用性。1.3 FPGA设计流程：系统设计模块设计设计输入设计处理模拟仿真下载测试。1.4 FPGA选型及外围电路设计：选型原则，下载电路，与其它电路连接注意事项2、本次课教学重点：2.1 FPGA内部结构与特点2.2 结合EDA工具，深入理解FPGA设计流程（注意与VerilogHDL数字电路设计流程的关系）FPGA设计包含VerilogHDL设计，同时，还要考虑外围电路设计和内部延时等，VerilogHDL设计更偏重数字逻辑。3、本次课教学难点：使学生建立新的数字电路设计方法，开始可能比较抽象，只有经过实践，应该能够理解和掌握。4、本次课教学方法：讲授法、演示实验法、自主学习法等5、本次课教学过程设计首先，展示FPGA芯片和FPGA开发/实验板，让学生感性认识FPGA及应用环境。其次，从可编程逻辑器件（PLD）发展，引导出FPGA的产生。第三，FPGA内部结构及其特点。第四，FPGA选型及系统级设计概要第五，FPGA设计流程及下载电路最后，使学生较为深入体会FPGA与VerilogHDL的关系。此章节要让学生明白FPGA技术发展、作用、主流FPGA公司产品及特点，FPGA选型，FPGA在数字集成电路设计和嵌入式系统中的用法等。第三讲（2）VerilogHDL入门_层次建模（第三章）1、本次课教学目标：v 层次建模的概念v 通过简单的例子了解Verilog模块的基本构成v Verilog模块的组成要素：模块和端口v Verilog模块的仿真测试2、本次课教学重点：模块的层次结构及组成要素3、本次课教学难点：模块的连接规则：名称对应连接和位置对应连接4、本次课教学方法：讲授法、启发式教学法、自主学习法等5、本次课教学过程设计由于前期学生已经接触到VerilogHDL，了解如何用其描述简单数字逻辑，此节开始系统讲解VerilogHD概念、特点及应用。如何通过模块化设计构造复杂的数字逻辑或者数字系统。5.1说明什么是VerilogHDL电路设计模型及模型种类：系统级、算法级、RTL级、门级、开关级 5.2 举例最简单电路说明模块的书写及要素：通过实例，直观感受不同级别模型的电路设计，对模块组成要素重点说明。5.3 模块之间连接规则和层次模型采用4位计数器做层次说明：顶层（计数器）T触发器D触发器对顶层计数器测试，采用更高一级模块，测试模块做顶层，实例化计数器。同时，体会模块之间连接方式。5.4 简要介绍模块仿真测试 体会VerilogHDL设计从顶层到下层的设计流程。模块测试的基本方法。让学生思考：修改模块不同连接方式重新写代码。第四讲（2）Verilog HDL语言基础 _数据类型（第三章）1、本次课教学目标：v 理解操作符、注释、数字、字符串和标识符等基本词法v 掌握定义逻辑值集合和主要数据类型：网线、寄存器、向量、数字、仿真时间、数字、参数、存储器和字符串等。v 常用系统任务和函数：显示、监视信息、暂停和结束仿真任务。v 学习常用编译指令：宏定义、文件包含和时间单位/仿真精度2、本次课教学重点：数据类型3、本次课教学难点：数据类型，多练习才能掌握。4、本次课教学方法：讲授法、任务驱动教学法、演示实验法、自主学习法等介绍仿真工具Modelsim使用方法，提醒学生在课外自己练习。5、本次课教学过程设计VerilogHDL是由C语言演绎而来，因此，其词法和语法与C语言有很多相似之处。但是，二者又有质的区别：前者作为硬件描述和设计的工具；后者是一种处理器运行的指令代码语言。C语言在电路设计前期，在系统级、算法级可以功能仿真。在学习时，书写风格类似，但是，代表意义既有相似之处，又有其特点，不能混淆。重点是让学生明白不同之处，建立数字电路设计理念，而不是C语言编程。尤其是阻塞赋值和非阻塞赋值要特别留意，若混淆，极易出现逻辑错误。Verilog中的变量在可综合模型中应该是一种信号，在系统级仿真模型中可以理解为与C类似的变量。在此讲解时主要提醒VerilogHDL与C语言区别，只要对C语言熟悉，VerilogHDL应该容易理解。但是，学生对C语言理解不是十分透彻，因此，较为详细讲解还是需要的。5.1 标识符v 标识符必须以英语字母（a-z, A-Z）起头，或者用下横线符（ _ ）起头。其中可以包含数字、$符和下横线符。v 标识符最长可以达到1023个字符。v 模块名、端口名和实例名都是标识符。v Verilog语言是大小写敏感的，因此sel 和 SEL 是两个不同的标识符。5.2 四种基本逻辑值逻辑：0,1，不确定x，高阻z5.3 常量表示法整型、实数型、字符串整型数可以用二进制、八进制、十六进制表示，位数可限定。例:64hff01 ，8b1101_0001 ，h83a , 4b1xxX，4d20 ，123等v 在数字说明中如果没有指定基数，则默认为十进制数；若没有指定位数，则默认的位数与仿真器和使用的计算机有关（最小为32位）。v 数值超过位数，左边超出位截掉；数值不足位数，左边补0、x或z。实常数可以用十进制表示也可以用科学浮点数表示，例：32e-4 （表示0.0032）， 4.1E3( 表示 4100），10.567, -100.00 等字符串：用于表示需要显示的信息字符串是双引号内的字符序列。字符串不能分成多行书写。例：“a/b” “hello verilog”5.4 主要数据类型v 线网（Net）类型 表示器件之间的物理连接, 称为线网类型信号。一般使用关键字wire声明。由其连接器件的输出端连续驱动。v 寄存器（Register）类型 表示抽象的数据存储单元，它保持原有的数值，直到被改写，称为寄存器类型信号或变量。一般使用关键字reg声明。注意寄存器类型并不一定是逻辑电路中的硬件寄存器。与线网不同，寄存器不需要驱动源。线网类型信号的主要种类：v 在为不同工艺的基本元件建立库模型的时候，常常需要用不同的连接类型来与之对应，使其行为与实际器件一致。常见的有以下几种。 类型 功能 wire, tri 对应于标准的互连线（缺省） supply1, supply2 对应于电源线或接地线 wor, trior 对应于有多个驱动源的线或逻辑连接 wand, triand 对应于有多个驱动源的线与逻辑连接 trireg 对应于有电容存在能暂时存储电平的连接 tri1, tri0 对应于需要上拉或下拉的连接寄存器类型的主要种类：寄存器类型信号或变量共有四种数据类型： 类型 功能 . reg reg寄存器类型信号，可以选择不同的位宽。 integer 有符号整数变量，32位宽，算术运算可产生2的补码 real 有符号的浮点数，双精度。 time 无符号整数变量，64位宽（Verilog-XL 仿真工具用64位的正数来记录仿真时刻）存储器类型v Verilog HDL通过对reg型变量建立数组来对存储器建模，可以描述RAM型存储器，ROM存储器和reg文件。数组中的每一个单元通过一个数组索引进行寻址。在Verilog语言中没有多维数组存在。 memory型数据是通过扩展reg型数据的地址范围来生成的。在此提醒学生：在FPGA设计中，此种存储器类型用FPGA寄存器寄存器实现，但是，实际应用中，存储器采用FPGA的嵌入式块。v 存储器使用如下方式说明： regmsb:1sb mem1 upper1:lower1 ,mem2upper2:lower2 ,. ； 例：reg 3:0 MyMem63:0；/ MyMem为64个4位寄存器的数组。 reg Bog 5:1； / Bog为5个1位寄存器的数组。v 存储器只能逐个赋值。如 Bog1=1b1; Bog2=1b0; v MyMem2=0;如何选择正确的数据类型？ 输入口（input）可以由寄存器或网络连接驱动，但它本身只能驱动网络连接。 输出口 (output)可以由寄存器或网络连接驱动，但它本身只能驱动网络连接。 输入/输出口(inout)只可以由网络连接驱动，但它本身只能驱动网络连接。 如果信号变量是在过程块 (initial块 或 always块)中被赋值的，必须把它声明为寄存器类型变量5.4参数（parameters）常用参数来声明程序中的常数，如时延、信号宽度两种参数值修改方法：例：module hello_world; parameter id_num=0;/定义参数 initial $display(“display hello_world id number=%d”,id_num);endmodule方法1：module top;defparam w1.id_num=1,w2.id_num=2;hello_world w1();hello_world w2();endmodule方法2：module top;hello_world #(1) w1;/按参数声明的顺序传递参数值hello_world #(2) w2;/hello_world #(.id_num(1) w1;/按名字赋参数值/hello_world #(.id_num(2) w2;endmodule5.5 常用系统任务和函数常用系统任务和函数在仿真时很有用，先按照例程简单实用，后续章节再深入分析理解更多系统任务和函数。v $ 符号表示 Verilog 的系统任务和函数v 常用的系统任务和函数有下面几种： $time /找到当前的仿真时间 $display, $monitor /显示和监视信号值的变化 $stop /暂停仿真 $finish /结束仿真5.6 常用编译指令v 编译指令用主键盘左上角小写键 “ ” 起头v 用于指导仿真编译器在编译时采取一些特殊处理v 编译指令一直保持有效，直到被取消或重写v 常用的编译指令有：a) defineb) includec) timescaled) uselibe) resetall第五讲（2+2）仿真模型与仿真环境（第四章）1、本次课教学目标：使学生认识到数字电路仿真验证和数字电路设计具有同等重要的地位：1.1 前期设计阶段就要考虑如何对设计进行仿真验证。1.2 仿真模型和仿真环境的建立方法_测试平台Testbench1.3 仿真验证的流程和仿真工具的使用1.4 激励的编写方法2、本次课教学重点：2.1测试平台的搭建_Testbench2.2 激励的编写方法3、本次课教学难点：开始学习阶段，学生对设计还是一知半解，注意力往往集中在学习设计上，对仿真验证不够重视。正确认识仿真验证重要性十分必要。另外，搭建合理的测试平台需要长时间积累才能实现。4、本次课教学方法：讲授法、任务驱动教学法、启发式教学法、自主学习法、合作探究法等5、本次课教学过程设计仿真模型就是HDL设计的数字电路模型，仿真环境是各种仿真EDA工具。工具不同，使用方法可能有差异，仿真级别或层次不同，但是仿真结果应该一致。前述教学内容已经涉及到仿真验证内容，本节系统讲述。5.1 仿真基本概念数字电路设计最终完成之前，在不同阶段提前对设计的正确性做出判断，避免下载到FPGA后逻辑不正确造成系统不能正常工作，或者流片出来的集成电路性能不满足要求，产生大的经济损失（一般流片费用很高，只有流片前将可能出现的问题全部解决，损失才能降到最低）。TOPDOWN：系统级仿真功能仿真时序仿真DOWNTOP：模块级仿真子系统仿真系统仿真5.2 仿真技术基于TestBench的环境(目前主要的验证方式) Testbench测试平台 即： Testbench产生激励给被验证设计（DUV）或待测设计（DUT），同时检查DUV/DUT输出是否满足要求5.3 仿真工具仿真过程是在仿真器上实现的，业界常用的仿真器有：Cadence 的 NC-Verilog, Synopsys的VCS 和 Mentor的ModelSim5.4 验证计划和流程随着设计规模的加大，验证工作量越来越大，制定验证计划或者验证规范是验证过程的一个重要环节，验证计划可以提高验证效率，减少验证的盲目性。5.4 功能仿真一个典型的Testbench的六个组成部分：n DUV (被验证的设计)- Design Under