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文档简介

Quartus II软件的使用方法1、创建工程运行quartus II软件，如下图：建立工程，FileNew Project Wizad，既弹出“工程设置”对话框，如下图：单击此对话框最上一栏右侧的“.”按钮，在d盘中建一个工程文件夹，取名为test。单击“打开”按钮，在第二行和第三行中填写为“half_adder”。按Next按钮，出现添加工程文件的对话框，如下图：这里我们先不管它，直接按next进行下一步，选择FPGA器件的型号，如下图：在Family下拉框中，我们选择Cyclone V系列FPGA，选择此系列的具体芯片5CSEMA5F31C6。执行next出现选择其它EDA工具setting对话框 如下图，选择ModelSim_Altera为默认的Simulation 工具，语言为Verilog HDL.执行next出现选择其它EDA工具对话框，我们用Quartus II的集成环境进行开发，因此这里不作任何改动，按next进入工程的信息总概对话框，按Finish按钮即建立一个项目。2、建立顶层文件。（1）执行FileNew，弹出新建文件对话框，如下图：选择“Verilog HDL File”按OK即建立一个空的verilog 文件，按下图写入half_adder代码，我们把它另存为（FileSave as）,接受默认的文件名，以使该文件添加到工程中去。如下图：（2）设置。在建立工程时我们选定了芯片型号，也可以在这一步设定，在菜单AssignmentsDevice，弹出对话框，如下图：（3）编译。按主工具栏上的编译按钮即开始编译，Message窗口会显示一些编译信息，最后编译成功弹出提示，如下图：3、 仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。具体步骤如下：1功能仿真选择菜单processing -start - start test bench template writertestbench 文件创建完成 打开testbench文件编写testbench文件 见红色方框，编辑完后，保存。注释掉选择菜单Tools中的Run Simulation Tool，再选择 RTL Simulation，如下图所示：菜单栏编译按钮，进行编译选中文件，点击Compile,然后点击Done。菜单栏Simulation如图打开后如图选择 testbench文件 改变仿真精度打开波形窗口菜单栏 View wave如下图将信号拖入wave的messages中菜单栏 按 开始仿真观察 波形2、分配管脚 如下图所示3、编程下载管脚分配完毕后，启动全编译，然后下载到FPGA。首先点击 ”下载” 按钮，检测安装下载电缆( 单击Hardware Setup )弹出对话框如图所示，选择DE-SoCUSB-1 下载电缆，关闭该对话框点击Auto Detect，选5CSEMA5右击第二个芯片，选Edit-Change File在o
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