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实验七 四位十进制频率计的设计一、实验目的1、 掌握计数器的设计方法；2、 学习较复杂的数字系统的设计方法；3、 掌握实现时钟上升沿的设计方法。二、设计要求1、编写4位十进制计数器的VHDL源程序；2、进行编译、引脚锁定、下载测试；3、进行频率计仿真波形的测试与分析；4、 写出设计性实验报告。三、设计提示图1 四位十进制频率计顶层文件原理图1、 实验原理提示：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，如图1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。其工作时序波形如图2。 图2 频率计测频控制器TESTCTL测控时序图2、引脚锁定以及硬件下载测试提示：如果目标器件是EPF10K10，建议选实验电路模式0，4个数码管（数码4-1：PIO31-PIO16）显示测频输出；待测频率输入FIN由clock0输入，频率可选4Hz、256HZ . . .或更高；1HZ测频控制信号F1HZ可由clock2输入（用电路帽选选1Hz）。四、实验报告要求根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；设计原程序，程序分析报告、仿真波形图及其项目分析。五、实验思考和总结1、 说明图1四 位十进制频率计的工作原理。2、 将频率计扩展为8 位十进制频率计，并在速度上给予优化，使其能测出更高的频率。实验八数字频率计的综合设计一、设计任务和要求1、设计一个4位十进制数字显示的数字频率计，其频率测量范围为19999KHZ，测量单位为KHZ；2、当输入信号频率小于1KHZ，输出显示全为0，当输入信号频率大于9999KHZ时，输出显示全H；4、编写相应的VHDL程序；并进行仿真和实物测试；6、写出写出综合性设计报告实验报告。二、设计提示设计总体框图如图所示三、实验报告要求根据以上的实验内容写出实
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