具有整点报时功能的可校时数字钟.doc

具有整点报时功能的可校时数字钟设计第一章 数字钟的工作原理第一节 介绍20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力的推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品跟新换代的节奏也越来越快。数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，节省了电能。因此在许多电子设备中被广泛使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。通过设计加深对刚刚学习了的数字电子技术的认识。本次设计以数字电子为主，分别对一秒信号源、秒计时显示、分计时显示、小时计时显示、整点报时及校时电路进行设计，然后将它们组合来完成时、分、秒的显示并且具有整点报时和走时校时的功能。并通过本场设计加深对数字电子技术的理解以及更熟练是有计数器、触发起和各种逻辑门电路的能力。电路主要使用集成计数器，例如74LS160、CD4518、译码集成电路，例如 CD4511、LED数码管及各种门电路和基本的触发器等，电路使用5号电池供电，很合适在日常生活中使用。第二节 设计方案论证方案一：采用小规模集成电路实现采用集成逻辑电路设计具有能实现，时 分 秒计时功能和多点定时功能，计时数据的更新每秒自动进行一次，不需程序干预。方案二：EDA技术实现采用EDA作为主控制外围电路进行电压，时钟控制键盘和LED控制，此方案逻辑电路复杂，且灵活性较低，不利于各种功能的扩展，在对电路进行检测比较困难。方案三：单片机编程实现在按键较少的情况下，采用独立式4个按键，经软件设计指定的I/O口，送出逻辑电平，控制数码管显示，根据数字电子钟的设计要求与原理以及特性，本系统采用单片机AT89C52串口输出的形式来设计电路，使功能及效果更完美。 比较以上三种方案的优缺点，方案一简洁灵活可扩展性好，能完全达到设计要求，同时符合本次课程设计的要求，故采用第一种方案。第三节 数字钟的组成和基本工作原理数字钟实际上是一个对标准频率进行计数的计数电路。它的计时周期是12小时，由于计数器的起始时间不可能与标准时间（如北京时间）一致所以采用校准功能和报时功能。图1-1 数字钟组成框图数字中电路主要由译码显示器、校准电路、报时电路、时计数器、分计数器、秒计数器，振荡电路和单次脉冲产生电路组成。其中电路系统由秒信号发生器，“时”、“分”、“秒”计数器、译码器及显示器、校准电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现，奖标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个时脉冲信号，该信号将被送到时计数器。时计数器采用12进制计数器，可实现对12小时的计时，译码显示电路将“时”、“分”、“秒”计数器的输出状态通过显示驱动电路，七段显示译码器，在经过六位LED七段显示器显示出来。整点报时电路时根据计时系统的输出状态产生一个脉冲信号，然后去触发一音频发生器实现低、高音报时。校准电路时用来对“时”、“分”、“秒”显示数字进行校对调整的，如上图1-1所示多功能数字钟的组成框图。第二章 数字钟的显示部分数字钟的显示部分主要由计数电路和译码显示电路组成，电路通过计数器实现数字钟的计时，并通过译码器将计时器的计数译码并传给数码管显示出来，从而实现数字钟的计时显示，使人们直观的看到现在的时间。第一节 计数器秒脉冲信号经过级计数器分别得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时。“秒”“分”计数器为60秒为1分，60分为1小时、时计数器采用12小时计位，分别组成两个六十进制（分、秒）一个十二进制计数器。将这些计数器适当的连接，就可以构成秒、分、时的计数，实现计时的功能进制计数器，它们都可以用两个十进制计数器来实现，六十进制计数器和十二进制计数器均可由BCD加法计数器74LS160组成，因为两片74LS160就可以构成六十进制和十二进制计数器了。2.1.1 74LS160功能介绍74LS160为十进制计数器，直接清零。74LS160为可预置的十进制计数器，共有54/74160 和54/74LS160 两种线路结构型式。其电特性典型值如下表2-1。表2-1 电特性典型值型号FmaxPD54160/7416032MHz305mW54LS160/74LS16032MHz93mW74LS160 是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器 , 功能管脚图 如下图2-1。图2-1 74LS160功能管脚图引出端符号： TC进位输出端CEP 计数控制端Q0-Q3 输出端CET 计数控制端CP时钟输入端（上升沿有效）/MR 异步清除输入端（低电平有效）/PE同步并行输入置数端（低电平有效）异步清零端/MR1 为低电平时，不管时钟端CP信号状态如何，都可以完成清零功能。 74LS160的预置是同步的。当置入控制器/PE为低电平时，在CP上升沿作用下，输出端Q0-Q3与数据输入端P0-P3一致。对于54/74160，当CP由低至高跳变或跳变前，如果计数器控制端CEP、CET为高电平，则/PE应避免由低至高电平的跳变，而54/74LS160无此种限制。 74LS160的计数是同步的，靠CP同时加在四个触发器上而实现的。其内部接线图如下图2-2图2-2 74LS160内部电路图表2-2 74LS160动态特性：参数测试条件160LS160单位最小最大最小最大fmaxVCC=5VCL=15pFRL=40（LS160为2K）2525MHZtPLHCPTC3535nstPHL3535tPLHCPQ(/PE=H)2024nstPHL2327tPLHCPQ(/PE=L)2524ns29271614nstPHL1614tPHLtPHL3828nstPLHCETTC当CEP、CET均为高电平时，在CP上升沿作用下Q0-Q3同时变化，从而消除了异步计数器中出现的计数尖峰。对于54/74LS160的CEP、CET跳变与CP无关。 74LS160有超前进位功能。当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为Q0的高电平部分。 在不外加门电路的情况下，可级联成N位同步计数器。 对于54/74LS160，在CP出现前，即使CEP、CET、/MR发生变化，电路的功能也不受影响。Fmax-最大时钟频率tPLH-输出由低到高电平传输延迟时间tPHL-输出由高到低电平传输延迟时间表2-3 推荐工作条件：54160/7416054LS160/74LS160单位最小额定最大最小额定最大电源电压Vcc544.555.5V744.7555.254.7555.25输出高电平电压Vm22V输出低电平电压Vil540.80.7V740.80.8输出高电平电流Iou-800-400A输出低电平电流Iol54164A74168时钟频率f025025MHx脉冲宽度tWCP2525ns/NR2020建立时间 tP0-P3,CEP2020Ns/PE2520保持时间t00ns54/74160 和54/74LS160的工作电压都是7V，他们输入的电压分别是：54/74160的是5.5V；54/74LS160的是7V。CET与CET间的电压54/74160是5.5V。工作环境54系列的是-55125，74系列的是070。他们的储存温度都是-65150。他们的工作条件如上表2-3所示。2.1.2 六十进制计数器时钟的“分”、“秒”计数器采用六十进制计数，如下图2-1-3所示，个位为十进制，故EN=1,Cr=0，计数到9以后自动清零，向高位进位，信号采用Q4Q3Q2Q1=1001,将Q4Q1送入与非门，与非门的输出可以做进位信号。因为当Q4Q1不同时为1，Y为1，当QQ同时为1时，Y为0，同时计数器到9后自动清零，这时Y又变为1，即出现了一个上升沿。如下图2-3六十进制接线图。图2-3 六十进制连接图十位接成六进制，利用Q4Q3Q2Q1=0110的信号清零，同时结合高位进位。2.1.3 十二进制计数器时钟的“时”计数器采用十二进制计数器计数，个位为十进制计数器，当计数器计数到12时，即十位为0001个位为0010时，同时清零，达到了十二进制计数器的目的，即高位的Q1好低位的Q2送入与非门做清零信号，完成“时”计数器的计数，从而完成一个周期的计时。如下图2-4十二进制接线图。图2-4 十二进制连接图第二节 译码显示电路译码显示电路是将数字钟的计时状态直观清晰的反应出来，被人们的视觉器官所接受，是人们最直接看到时钟的部分，是人们用时钟的主要部分，而我们研究的是对译码显示电路的组成、功能的分析。显示器件选用LED七段数码管，在译码显示电路输出信号的驱动下，显示出清晰直观的数字符号。本设计所选用的是半导体数码管，是用发光二极管（简称LED）组成的字形来显示数字，七个条形发光二极管排列成七段组合字形，便构成了半导体数码管，半导体数码管有共阳极和共阴极两种类型。共阳极数码管的七个发光二极管的阳极连在一起，而七个阴极则是独立的。共阴极数码管与共阳极数码管相反，七个发光二极管的阴极接在一起，而阳极是独立的。当阳极数码管的某一阴极接低电平时，相应的二极管发光，可根据字形使某几段二极管发光，所以共阳极数码管需要输出低电平有效的译码器去驱动。共阴极数码管则需要输出高电平有效的译码器去驱动。当数字钟的计数器在CP脉冲的作用下，按60秒为1分、60分为1小时，12小时为半天的技术规律计数时，就应将其状态显示成清晰的数字符号。这就需要将计数器的状态进行译码并将其显示出来。我们选用的计数器全部是二-十进制集成片，“秒”“分”“时”的个位和十位的状态分别由集成片中的四个触发器的输出状态来反映的。因此，译码显示电路选用BCD-7段所存译码/驱动器CD4511。2.2.1 数码管数码管采用LG3611AH型数码管，它是共阴极数码管，需要输入高电平有效。图2-5 数码管结构图2.2.2 CD4511的基本原理时钟的计数通过译码电路经过译码然后传给LED显示，本次设计译码器采用CD4511型译码器。CD4511是一个用于驱动共阴极 LED （数码管）显示器的 BCD 码七段码译码器，特点如下具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流，可直接驱动LED显示器。其引脚如图2-6。图2-6 CD4511的引脚图其功能介绍如下：BI：当BI=0时，不管其它输入端状态如何，七段数码管均处于熄灭状态，不显示数字。LT：当BI=1，LT=0时，不管输入DCBA状态如何，七段均发亮，显示“8”。它主要用来检测数码管是否损坏。LE：使能控制端，当LE=0时，允许译码输出。DCBA：为8421BCD码输入端。abcdefg：为译码输出，输出为高电平。CD4511的EI、LI端接高电平，LE端接低电平，输入端D、C、B、A接74LS161的输出端QA、QB、QC、QD。，其输出端af接数码管。当数字钟的计数器在CP脉冲韵作用下，按60秒为1分、60分为1小时，24小时为1天的计数规律计数时，就应将其状态显示成清晰的数字符号。这就需要将计数器的状态进行译码并将其显示出来。我们选用的计数器全部是十进制集成片.输出的计数状态都按BCD代码以高低电平来表现。因此，需经译码电路将计数器输出的BCD代码变成能驱动七段数码显示器的工作信号。原理如图2-7所示：图2-7 原理图下表2-4的解释：1、锁存功能：译码器的锁存电路由传输门和反相器组成,传输门的导通或截止由控制端LE的电平状态。 当LE为“0”电平导通，TG2截止；当LE为“1”电平时，TG1截止，TG2导通，此时有锁存作用。 2、译码：CD4511译码用两级或非门担任，为了简化线路，先用二输入端与非门对输入数。 据B、C进行组合，得出四项，然后将输入的数据A、D一起用或非门译码。 3、消隐：BI为消隐功能端，该端施加某一电平后，迫使B端输出为低电平，字形消隐。表2-4 CD4511的真值表LEBILTDCBAabcdefg显示XX0XXXX11111118X01XXXX0000000消隐01100001111110001100010110000101100101101101201100111111001301101000110011401101011011011501101100011111601101111110000701110001111111801110011110011901110100000000消隐01110110000000消隐01111000000000消隐01111010000000消隐01111100000000消隐0111111000000消隐111XXXX锁存锁存第三节 显示部分的仿真电路通过EWB软件仿真，实现了计数器六十进制仿真和十二进制仿真，并且实现了显示电路的仿真。图2-8 六十进制图2-9 十二进制图2-10 显示电路仿真图第三章 数字钟的控制电路数字钟的控制电路主要由振荡电路、分频电路、校时电路、报时电路。振荡电路和分频电路控制数字钟的计时功能，通过它们给数字钟计时电路准确的1Hz频率，使数字钟准确计时。校时电路通过改变计数器的计数，当时钟不准时及时给与纠正，使数字钟走时准确。报时电路通过对时钟的整点报时，提醒人们现在的时间，是数字钟的重要组成部分。第一节 振荡电路和分频电路振荡器是数字钟的核心，起的作用是产生一个频率标准的时间频率信号，然后再由分频器分秒脉冲，因此振荡器频率的精度与稳定度基本决定了数字电子钟的质量。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。采用石英晶体振荡器经过分频得到这一个频率稳定准确的32768Hz的方波信号。保证数字钟的走时准确及稳定。由数字钟的晶体振荡器输出较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。实现分频器的电路是计数器电路，一般采用多级二进制计数器来实现。将32768Hz的振荡信号分频为1Hz的分频倍数为32767（2的15次方），即实现该分频功能的计数器相当于15极2进制计数器。本次试验中采用CD4060来构成分频电路，CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含了振荡电路所需的非门，使用方便。振荡分频电路图如下图3-1.图3-1 振荡分频电路图3.1.1 CD4060功能及特性CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。所有的计数器位均为主从触发器。在CP1(和CP0)的下降沿计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制。图3-2 CD4060的外部引脚图表3-1 CD4060的电气参数电源电压（VDD）-0.5 to +18V输入电压（VIN）-0.5V to VDD +0.5V储存温度范围（TS）-65 to +150PD普通双列封装700mW小外形封装500mW焊接温度（TL）焊接10秒260图3-3 CD4060的内部电路图3.1.2 74LS74功能及特性74LS74 为带预置和清除端的两组D 型触发器，共有54/7474、54/74H74、54/74S74、54/74LS74 四种线路结构形式，其主要电特性的典型值如下表3-2。表3-2 主要电特性型号最高工作频率PD5474/747425MHz85mW54H74/74H7443MHz150mW54S74/74S74110MHz150mW54LS74/74LS7433MHz20mW引出端符号1CP、2CP 时钟输入端1D、2D 数据输入端输出端CLR1、CLR2 直接复位端（低电平有效）PR1、PR2 直接置位端（低电平有效）逻辑图如下3-4图3-4 逻辑图表3-3 功能表：输入输出PRCLRCLKDnQn/QnLHXXHLHLXXLHLLXXHHHHHLHHLHHHLXQn/Qn极限值电源电压.7V输入电压54/7474、54/74H74、54/74S74.5.5V54/74LS747V工作环境温度54XXX . -5512574XXX . 070存储温度 .-65150第二节 校时电路图3-5 较时电路图数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。即用COMS与或非门实现的时或分校时电路，In1端与低位的进位信号相连；In2端与校正信号相连，校正信号可直接取自分频器产生的1HZ或2HZ（不可太高或太低）信号；输出端则与分或时个位计时输入端相连。当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态。实际使用时，因为电路开关存在抖动问题，所以一般会接一个RS触发器构成开关消抖动电路，所以整个较时电路就如上图3-5。第三节 报时电路数字钟整点报时是最基本的功能之一，现在设计的电路要求在离电路应在整点10秒钟内开始整点报时，即当时间在59分51秒到59分59秒期间时，报时电路时控制信号每隔1秒钟鸣叫一次每次持续时间为1秒，共响5次，前四次为低音500Hz，最后一声为高音1000Hz。整点报时电路的电路原理图如下3-6。图3-6 整点报时电路原理图参考文献张庆双等编电子元器件的选用与检测M北京：机械工业出版社，2002:32-35杨志忠主编数字电子技术M北京：高等教育出版社，2000:65-68付植桐主编电子技术M北京：高等教育出版社，2001:15-22郭明琼等编常用数字集成电路原理与应用J北京：人民邮电出版社，2006:26-28刘修文等编新编电子控制电路300例C北京：机械工业出版社，2005:12-13阎石主编数字电子技术基础M北京：高等教育出版社，1985:67-70肖景和