EDA技术的智能函数发生器设计 精品.doc

数字电子技术 课程设计 题目 基于 EDA 技术的智能函数发生器设计 1 引言 20 世纪末 电子技术获得了飞速的发展 现代电子产品几乎渗透 了社会的各个领域 有力地推动了社会生产力的发展和社会信息化程度 的提高 同时也使现代电子产品性能进一步提高 产品更新换代的节奏 也越来越快 而休闲时间越来越少的人们越来越没太多的时间出去搞户 外活动 于是众多电子游戏相应而出 因此设计了这个两人的乒乓球游 戏 而电子信息类产品的开发明显地出现了两个特点 一是开发产品的 复杂程度加深 二是开发产品的上市时限紧迫 而伴随着如上两个特点 的产生 相应的出现了设计上的两个问题 其一 在电子系统日趋数字 化 复杂化和大规模集成化的今天 电子厂商们越加迫切地追求电子产 品的高功能 优品质 低成本 微功耗和微小封装尺寸 从而使得电子 设计日趋复杂 那么如何去完成这些高复杂度的电子设计呢 其二 电 子产品设计周期短和上市快是电子厂商们坚持不懈的追求 那么面对日 趋复杂的设计 又如何能够缩短开发时间呢 解决以上两个问题的唯一 途径是电子设计自动化 EDA 即用计算机帮助设计人员完成繁琐的设 计工作 我采用了 FPGA 来设计 从中巩固了自己的专业知识 也有利 于提高自己分析问题的能力 让理论与实际得到了完美的结合 对硬件 描述语言 VHDL 语言的掌握也更加熟练 对于 QUARTUS 的设计流程有 了更系统的学习 现代电子产品的发展越来越快 各种新型电子元器件和智能化的电 子产品已经在国民经济的各个领域和人民生活的各个方面得到了日益广 泛的应用 实现这种进步的主要原因就是生产制造技术和电子设计技术 的发展 其中电子玩具的发展也是在日益成熟 乒乓球游戏机控制电路 是有甲 乙双方参赛 有裁判控制发 球 的三人乒乓球游戏机 它能 完成自动裁判和自动计分是一个带数字显示的模拟游戏机 其结构简单 成本低 易操作 安全性强 无污染 乒乓球游戏机还能在娱乐的同时 提高我们的反应 应变能力 具有良好的市场发展前景 2 Quartus 软件 FPGA 硬件介绍 Quartus II 是美国 Altera 公司自行设计的第四代 PLD 开发软件可 以完成 PLD 的设计输入 逻辑综合 布局与布线 仿真 时序分析 器 件编程的全过程同时还支持 SOPC 可编程片上系统 设计开发 是继 MAX plusII 后的新一代开发工具 适合大规模 FPGA 的开发 它是 CPLD FPGA 集成化开发软件 具有完善的可视化设计环境 Quartus 提供了方便的设计输入方式 快速的编译和直接易懂的器件编程 能够 支持逻辑门数在百万门以上的逻辑器件的开发 并且为第三方工具提供 了无缝接口 该软件支持的器件有 Stratix Stratix GX Stratix Mercury MAX3000A MAX 7000B MAX 7000S MAX 7000AE MAX FLEX6000 FLEX10K FLEX10KA FLEX10KE Cyclone Cyclone APEX APEX20KC APEX20KE 和 ACEX1K 系列 Quartus 软件包 的编程器是系统的核心 提供功能强大的设计处理 设计者可以添加特 定的约束条件来提高芯片的利用率 Quartus II 提供了更优化的综合 和适配功能 改善了对第三方仿真和时域分析工具的支持 Quartus II 还包括 DSP Builder 开发工具 支持系统级的开发 支持 Niso II 入式 核 IP 核和用户定义逻等 由于它是一门迅速发展的新技术 涉及面 广 内容丰富 理解各异 目前尚无统一的看法 FPGA Field Progmable Gate Array 即现场可编程门阵列 它 是在 PAL GAL CPLD 等可件的基础上进一步发展的产物 它是作为 ASIC 领域中的一种半定制电路而出现的 既解决了定制电路的不足 又克服了原有可件门电路数有限的缺点 FPGA 的开发相对于传统 PC 单片机的开发有很大不同 FPGA 以并 行运算为主 以硬件描述语言来实现 相比于 PC 或单片机 无论是冯 诺依曼结构还是哈佛结构 的顺序操作有很大区别 也造成了 FPGA 开 发入门较难 目前国内有专业的 FPGA 外协开发厂家 如 北京中科鼎桥 ZKDQ TECH 等 FPGA 开发需要从顶层设计 模块分层 逻辑实现 软 硬件调试等多方面着手 FPGA 采用了阵列 LCA Logic Cell Array 这样一个概念 内部包 括可配置逻辑模块 CLB Configurable Logic Block 输入输出模块 IOB Input Output Block 和内部连线 Interconnect 三个部分 现场可编程门阵列 FPGA 是可件 与传统逻辑和门阵列 如 PAL GAL 及 CPLD 器件 相比 FPGA 具有不同的结构 FPGA 利用小型 查找表 16 1RAM 来实现组合逻辑 每个查找表连接到一个 D 的输入 端 触发器再来驱动其他逻辑电路或驱动 I O 由此构成了既可实现组 合逻辑功能又可实现时序逻辑功能的基本模块 这些模块间利用金属连 线互相连接或连接到 I O 模块 FPGA 的逻辑是通过向内部静态加载编 程数据来实现的 存储在存储器单元中的值决定了的逻辑功能以及各模 块之间或模块与 I O 间的联接方式 并最终决定了 FPGA 所能实现的功 能 FPGA 允许无限次的编程 主流的 FPGA 仍是基于查找表技术的 已经远远超出了先前版本的 基本性能 并且整合了常用功能 如 RAM 时钟管理和 DSP 的硬核 ASIC 型 模块 FPGA 主 要由 7 部分完成 分别为 可编程输入输出 单元 基本可编程 完整的时钟管理 嵌入块式 RAM 丰富的布线资源 内嵌的底层功能单元和内嵌专用硬件模块 3 总体方案 乒乓游戏机可由控制模块 my111 和四个七段译码器模块 disp0 disp1 disp2 disp3 组成 设计框图如下 图 3 1 乒乓游戏机系统框图 设计思路 1 建立一个工程 核心模块和四个七段译码器模块 分 别输入五个模块的 vhdl 代码并生成原理图 2 在该个工程中 分别引用 1 中的五个原理图 用原 理图完成乒乓游戏机的设计 3 编译完成后 功能仿真 4 设计特色功能 并重新下载调试 5 进一步完善 并拍照和记录数据 特色功能 一局之内 任何一方先记满 11 分比赛结束 同时蜂鸣 器报响 在比赛期间 每进一球 记分牌加一分 同时进球方所 对应的 LED 灯发光工作一次 4 五个模块原理图和功能仿真 4 1 控制模块原理图和功能仿真 图 4 1 控制模块原理图 图 4 2 控制模块功能仿真 说明 信号 clk 周期为 2ns clr 为清零键 所以常置 1 af 为 a 方发 球 aj 为 a 方接球 bf 为 b 方发球 bj 为 b 方接球 ah al 为 a 方分 数的高位和低位 bh bl 为 b 方分数的高位和低位 Shift 为球每移动 一位的 LED 灯 awin 为 a 方赢球 bwin 为 b 方赢球 4 2 七段译码器模块原理图和功能仿真 图 4 3 七段译码器 disp0 模块原理图 说明 此模块为数码管控制模块 功能是控制七段数码管对转换后的数 字量进行显示 使其完成甲方和乙方各自得分记录显示 其中 D 3 0 接数据转换模块的输出端口 Q 6 0 连接七段扫描数码管的段输入 a b c d e f g 利用其控制特性在数码管上显示出参加乒乓球 游戏的甲乙双方各自的得分 图 4 4 七段译码器模块 disp0 功能仿真 说明 ah 为 a 方得分高位 q0 0 q0 6 为一个数码管所对应的 由上 面仿真图可以看出 译码模块完成了对数据在数码管上正确地显示 波 形符合要求 图 4 5 七段译码器 disp1 模块原理图 图 4 6 七段译码器模块 disp1 功能仿真 说明 al 为 a 方得分低位 q1 0 q1 6 为第二个数码管所对应的 图 4 7 七段译码器 disp2 模块原理图 图 4 8 七段译码器模块 disp2 功能仿真 说明 bh 为 b 方得分高位 q2 0 q2 6 为第三个数码管所对应的 图 4 9 七段译码器 disp3 模块原理图 图 4 10 七段译码器模块 disp3 功能仿真 说明 bl 为 b 方得分低位 q3 0 q3 6 为第四个数码管所对应的 5 整体电路框图和功能仿真 图 5 1 乒乓游戏机整体框图 图 5 2 乒乓游戏机功能仿真 1 说明 信号 clk 周期为 2ns clr 为清零键 常置高电平 当 a 方发球 在恰当的时间 b 方接到球 当球回到 a 方时 a 方又接到球 但 b 方没 有再接到球的波形仿真 从图中可以看出来乒乓球的行动路线 并可以 看出 此时 a 方得一分 图 5 3 乒乓游戏机功能仿真 2 说明 信号 clk 周期为 2ns clr 置高电平时 a 方两次发球 b 方没有 接到球 a 方得 2 分的仿真波形图 图 5 4 乒乓游戏机功能仿真 3 说明 a 方发球 b 方提前击球的情况 此时 a 方得 1 分 图中还显示 了 a 方发球 b 方在规定的时候没有接到球的情况 此时 a 方又 得 1 分 图 5 5 乒乓游戏机功能仿真 4 说明 当 b 方发球 a 方在恰当的位置接到球 而 b 方没有接到球的情 况 此时 a 方得 1 分 图 5 6 乒乓游戏机功能仿真 5 说明 当 a 方得分增加到 11 分的情况 此时 awin 输出高电平 输出分 数保持不变 当按下清零键后 得分清为零 awin 输出恢复低电 平 又开始新的一局 6 智能函数发生器实物展示 图 6 1 乒乓球下载实验板 说明 sw11 为 bf sw10 为 bj sw0 为 af sw1 为 aj sw17 为 clk 时钟 信号 sw16 为 clr 清零键 LEDR2 LEDR9 为八盏显示乒乓球移动的位 置 LEDG0 表示 a 得 11 分获胜 LEDG1 表示 b 得 11 分获胜 此图表示 a 方得 11 分 b 方得 1 分 a 方获得胜利 图 6 2 乒乓球下载实验板 说明 sw11 为 bf sw10 为 bj sw0 为 af sw1 为 aj sw17 为 clk 时钟 信号 sw16 为 clr 清零键 LEDR2 LEDR9 为八盏显示乒乓球移动的位 置 LEDG0 表示 a 得 11 分获胜 LEDG1 表示 b 得 11 分获胜 此图表示 a 方得 8 分 b 方得 11 分 b 方获得胜利 7 设计总结 本课题在选题及研究过程是在周丽婕和赵兰老师的悉心指导下 完成的 老师们多次询问研究过程 并为我们指点迷津 帮助我们 开拓思路 精心点拨 热忱鼓励 应用 FPGA 技术完成乒乓游戏机的设计 设计简单 可以看到利 用 FPGA 技术完成一个电子设计 可以节省我们开发时间 从而大大 提高我们的效率 采用新的技术就是为了提高我们效率 快速完成 设计任务 我们两人为一小组 我们一组设计乒乓游戏机 在所做 的过程中我们一直坚信是可以完成的 并且在老师们的帮助下我们 实现了两个基本模块 控制模块 七段译码器模块和各自的特色模 块 对 VHDL 语言的自顶向下设计方法有了进一步的认识 在底层文 件具备的条件下 使用原理图可以使设置更加简单 使程序清晰 增加可读性 熟悉了写电子设计试验报告的方法 为写奠定了一定 的基础 通过这次课程设计使我懂得了理论与实际相结合是很重要的 只有理论知识是远远不够的 只有把所学的理论知识与实践相结合 起来 从理论中得出结论 才能真正为社会服务 从而提高自己的 实际动手能力和独立思考的能力 附录 主模块 VHDL LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY my111 IS PORT clr af aj bf bj clk IN STD LOGIC shift OUT STD LOGIC VECTOR 7 DOWNTO 0 ah al bh bl OUT STD LOGIC VECTOR 3 DOWNTO 0 awin bwin OUT STD LOGIC END my111 ARCHITECTURE behave OF my111 IS SIGNAL amark bmark INTEGER BEGIN PROCESS clr clk VARIABLE a b STD LOGIC VARIABLE she STD LOGIC VECTOR 7 DOWNTO 0 BEGIN IF clr 0 THEN a 0 b 0 she 00000000 amark 0 bmark8 THEN IF bj 0 THEN amark amark 1 a 0 b 0 she 00000000 ELSE she 0 END IF ELSIF she 0 THEN amark amark 1 a 0 b 0 ELSE IF bj 0 THEN a 0 b 1 ELSE she 0 END IF END IF ELSIF a 0 A