串入并出移位器的设计以及程序.doc

实验二十三 串入/并出移位寄存器一、实验目的根据实验内容中介绍的4位串入/并出移位寄存器的设计方法，设计一个8位串入/并出移位寄存器。 实验源程序是sipo.vhd。二、实验内容在这里我们通过一个4位串入/并出移位寄存器设计过程来介绍如何设计串入/并出移位寄存器。所谓的串入/并出移位寄存器，即输入的数据是一个接着一个有序地进入，输出时则一起送出。例程代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL ;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY sipo IS PORT(D_IN :IN STD_LOGIC;CLK :IN STD_LOGIC;D_OUT :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sipo;ARCHITECTURE a OF sipo ISSIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP1: PROCESS(CLK) BEGINIF CLKEVENT AND CLK = 1 THEN Q(0) = D_IN;FOR I IN 1 TO 3 LOOPQ(I) = Q(I-1);END LOOP;END IF; END PROCESS P1;D_OUT =Q ;END a;仿真结果如图23-1所示。图23-1 4位串入/并出移位寄存器仿真波形图上图中输入的数据为“1010”、“0111”两组4位数据。因输入的数据是每次一位依序进入，故输入、输出信号之间有4个CLK时间的延迟。为了过滤中间没用的数据，只读取完整的存储数据，实用上可将取样脉冲的周期设定成CLK脉冲的四倍，也就是说，每经过4个CLK脉冲后再读取数据一次，便能每次读取都得到正确的数据。可见上图有效的输出是A 7。三、实验连线输入信号D-IN（代表一位的串行数据输入）和CLK（代表抽样时钟信号），CLK时钟信号接适配器板子上的时钟信号，频率建议取在1Hz左右，D-IN接拨码开关或按键；输出信号有D-OUT0D-OUT3（代表4位并行数据输出），接发光二极管。实验二十四 并入/串出移位寄存器一、实验目的根据实验内容中介绍的4位并入/串出移位寄存器的设计方法，设计一个8位并入/串出移位寄存器。实验源程序是piso.vhd。二、实验内容在这里我们通过一个4位并入/串出移位寄存器设计过程来介绍如何设计并入/串出移位寄存器。所谓的并入/串出移位寄存器，即输入的数据是整组一次进入，输出时则一个接着一个依序地送出。例程代码如下：LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY PISO IS PORT(DATA_IN :IN STD_LOGIC_VECTOR(7 DOWNTO 0);-Parallel Data Input,8bitCLK :IN STD_LOGIC;-Sync ClockLOAD :IN STD_LOGIC;-Load Data when Input 1CLR :IN STD_LOGIC;-Convert Enable Signal,Active HDATA_OUT :OUT STD_LOGIC);END PISO;ARCHITECTURE a OF PISO ISSIGNAL Q: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINP1: PROCESS(CLK,CLR) BEGINIF CLR=1 THENQ0);ELSIF RISing_edge(CLK) THENIF LOAD=1 THENQ=DATA_IN;END IF;IF LOAD=0THENFOR I IN 1 TO 7 LOOP Q(I) = Q(I-1);END LOOP;END IF;END IF; END PROCESS P1;DATA_OUT = Q(7);END a;仿真结果如图24-1和24-2所示。 图24-1 4位并入/串出移位寄存器仿真波形图 图24-2 4位并入/串出移位寄存器仿真波形图在程序中，增加了一个LOAD信号，当LOAD为1时，数据才读入，这个1的作用即为“Start bit”。告诉电路现在准备开始读入数据。在图24-1中，输入的数据为5546，在LOAD处于高电平时，在CLK的上升沿到来时，触发系统读入并行数据，经过一个很小的延时后输出，此延时是由于芯片内部的硬件延时，在本实验中是8ns。在图24-2中，输入数据是8547， 85的二进制表达式是10000101，读者可观察到在最后一个1的高电平保持到LOAD为高电平区域CLK的上升沿到来且经过一个很小的延时的时间段。这是因为程序所设置。如图24-2中的85的最后一个高电平保持到47的4的第一个低电平到来。但是图24-1中55的最后一个高电平只有一个时钟周期，这是因为LOAD的高电平（读取信号）正好在55的最后一个高电平结束时刻对应的CLK时钟上升沿到来时是高电平。程序如下：IF LOAD=0THENFOR I IN 1 TO 7 LOOP Q(I) = Q(I-1);在LOAD为0时，则将上次读取的数据中的最后一个数据保持到LOAD为高电平且有CLK上升沿到来并经过延时，上升沿到了后，经过8ns的延时，输出最新读取的数据，见图24-2中8的二进制码1000的1的上升沿与CLK的上升沿的延时。三、实验连线输入信号有CLK（时钟信号）、CLR（复位信号）、LOAD（读取信号）、DATA-IN0DATA-IN7（8位数据输入），其中