VHDL序列检测器.doc

作业一：序列检测器（1110010）1 设计功能与要求(1) 利用有限状态的状态机设计一个序列检测器，序列检测器要检测的序列设定为“1110010”。 (2) 根据设计功能和要求运用VHDL硬件描述语言进行设计编程，并且画出序列检测器的原理流程图。 (3) 对设计的序列检测器程序进行仿真，并予以分析和说明。2 设计思路序列检测器的设计是采用VHDL硬件描述语言设计程序，对预先设置的序列信号进行检测。序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的相同，则输出1，否则输出0。设计采用有限状态机来实现序列检测器。3 原理流程图根据预先设置的序列信号“1110010”，根据有限状态机的原理进行编程，设计出符合要求的八状态的状态机的序列检测器，原理流程说明如下图。如图所示，假设状态机的初始状态为S1，当输入信号为“1”时，进入S2状态；为“0”还是在S1状态。在S2状态下，如果输入信号为“1”，则进入S3状态，为“0”则返回S1状态。在S3状态下，如果输入信号为“1”，则进入S4状态，为“0”则返回S1状态。在S4状态下，如果输入信号为“0”，则进入S5状态，为“0”还是在S4状态。在S5状态下，如果输入信号为“0”，则进入S6状态，为“1”则进入S2状态。在S6状态下，如果输入信号为“1”，则进入S7状态，为“0”则返回S1状态。在S7状态下，如果输入信号为“0”，则进入S8状态，为“1”则进入S3状态。在S8状态下，如果输入信号为“1”，则进入S2状态，为 “0”则返回S1状态，并输出序列信号1110010。4 序列检测器VHDL程序代码在序列检测器的程序代码中采用cin表示输入序列信号，clr为复位控制信号，clk为时钟信号，cout为输出信号。当检测到序列信号中出现“1110010“序列的时候，cout输出为高电平，否则为低电平，详细程序代码如下。library ieee;use ieee.std_logic_1164.all;entity sq_det isport(cin,clr,clk:in std_logic; cout:out std_logic);end sq_det;architecture behav of sq_det istype state is(s1,s2,s3,s4,s5,s6,s7,s8);signal c_state,n_state:state;beginprocess(clk,clr) beginif(clr=1)then c_state=s1;elsif(clkevent and clk=1) then c_state cout=0;if(cin=1)then n_state=s2;else n_statecout=0;if(cin=1)then n_state=s3;else n_statecout=0;if(cin=1)then n_state=s4;else n_statecout=0;if(cin=1)thenn_state=s4;else n_statecout=0;if(cin=1)then n_state=s2; else n_statecout=0;if(cin=1)then n_state=s7;else n_statecout=0;if(cin=1)then n_state=s3;else n_statecout=1;if(cin=1)then n_state=s2; else n_stateIF(Din=1)THENnext_state=S2;ELSEnext_stateIF(Din=1)THENnext_state=S4;ELSEnext_stateIF(Din=1)THENnext_state=S6;ELSEnext_stateIF(Din=1)THENnext_state=S8;ELSEnext_stateIF(Din=1)THENnext_state=S10;ELSEnext_stateIF(Din=1)THENnext_state=S12;ELSEnext_stateIF(Din=1)THENnext_state=S14;ELSEnext_stateIF(Din=1)THENnext_state=S8;ELSEnext_stateIF(Din=1)THENnext_state=S10;ELSEnext_stateIF(Din=1)THENnext_state=S12;ELSEnext_stateIF(Din=1)THENnext_state=S14;ELSEnext_stateIF(Din=1)THENnext_state=S8;ELSEnext_stateIF(Din=1)THENnext_state=S10;ELSEnext_stateIF(Din=1)THENnext_state=S12;ELSEnext_stateIF(Din=1)THENnext_state=S14;ELSEnext_state=S13;END IF;END CASE;END PROCESS;PROCESS(Clk,reset) BEGIN IF(reset=1)thenpre_state=s0;ELSIF(clkevent and clk=1) THEN pre_state=next_state;END IF;END PROCESS;PROCESS(pre_state) BEGINIF(pre_state=S7)THENDout_000=1;ELSEDout_000=0;END IF;IF(pre_state=S8)THENDout_001=1;ELSEDout_001=0;END IF;IF(pre_state=S9)THENDout_010=1;ELSEDout_010=0;END IF;IF(pre_state=S10)THENDout_011=1;ELSEDout_011=0;END IF;IF(pre_state=S11)THENDout_100=1;ELSEDout_100=0;END IF;IF(pre_state=S12)THENDout_101=1;ELSEDout_101=0;END IF;IF(pre_state=S13)THENDout_110=1;ELSEDout_110=0;END IF;IF(pre_state=S14)THENDout_111=1;ELSEDout_111=0;END IF;E