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第0章 数字电路基础与计算机中的逻辑部件0.1 数字电路（digital circuit）基础0.1.1 半导体材料和晶体二极管简介正向偏置，导通，两端大约有0.7V的压降。反向偏置，截止，几乎全部压降到二极管上。1. 伏安特性（也称为开关特性)及理想二极管（a）伏安特性测试电路（b）二极管的伏安特性（c）理想二极管的伏安特性（d）理想二极管等效于开关图2.2 二极管伏安特性及其理想二极管2. 应用案例a) 二极管门电路a) 只读存储器图2.3 二极管门电路图2.4 二极管只读存储器 0.1.2 双极型三极管的结构及其伏安特性1双极型三极管（也称为晶体管transistor)的结构两个PN结（发射结、集电结），包括NPN型和PNP型两种三个电极：发射极e、基极b和集电极c。结构特点：发射区掺杂浓度高（有利于发射），基区薄、掺杂低（有利于传输），集电区面积大（有利于收集）图2.5 双极型三极管（a）NPN型（b）PNP型2输出伏安特性工作状态有：饱和、截止和放大三种数字电路常用两种，即工作在开关状态图2.7 反相器、可控开关 （a）（b）3. 应用案例a) 三极管反相器b) 三极管存储单元图2.8 三极管只读存储器0.1.3 MOS管的结构和它的伏安特性1. 结构与符号增强型MOS管：用电场控制输出电流分为N沟道(NMOS)、P沟道(PMOS)电极：源极（Source)、栅极（Gate）、漏极（Drain），衬底与源极连，多数源漏可互换图2.9 增强型MOS管的结构及其符号2. 输出伏安特性（b）（a）图2.11 NMOS反相器、理想MOS管截止与深度饱和状态下GS间相当于一个几pF的电容。NMOS反相器，理想MOS管是一个可控开关。3. 应用案例a) CMOS反相器CMOS（Complementary互补）：同时使用NMOS和PMOS管功耗极小的CMOS反相器。b) 单管动态存储器一位单管动态存储器基本电路，T为NMOS管字线为高：T导通（注意：源漏可互换），通过位线对它进行读写EPROM、EEPROM和flashMemory的都是基于MOS管的工作原理。图2.13一位单管动态存储器图2.12CMOS反相器 基本逻辑门和布尔代数知识基础0.2.1 最基本的逻辑门电路数字电路由组合逻辑电路和时序电路组成存储器、控制器、寄存器、译码器、加法器等，都是具体应用，与、或和非门是构成这些部件最简单也是最基本的逻辑电路。1.与、或、非门a) 与门表达式表示：ZAB，图2.14 与逻辑的真值表、门电路符号b)或门表达式为：ZAB，图2.15 或逻辑的真值表、门电路符号c)非门表达式为：Z/A，图2.16非逻辑的真值表、门电路符号选用这三种最基本的逻辑门，可以实现任何逻辑功能的电路，包括组合逻辑的电路和时序逻辑的电路。2.电路实现举例0和1高电平表示1，低电平表示0注意：高低电平实际是一个范围，同样是高电平，但双极型的三极管和MOS管的电平范围有所不同。图2.18 三种最基本门电路简单实现 图2.18还存在一些如驱动能力、可靠性等问题，与门电路更好的实现方案如图2.19所示。(b) CMOS 与门(a)晶体三极管实现的与门图2.19 与门的实际电路举例3. 应用案例a) 与非门与门和非门连接b) 或非门或门和非门连接图2.20b图2.20a 0.2.2 布尔代数知识基础及其应用布尔(Boole)代数研究二值逻辑分析和设计数字电路的数学工具1.逻辑函数及其表示输出与输入变量的逻辑关系F=f (A,B,C)常用：表达式、真值表、逻辑图、波形图和卡诺图等表示，它们间可相互转换a) 表达式逻辑变量与运算符构成Fn=Xn/Yn/XnYnb) 真值表输入变量的各种可能取值与输出变量对应值的关系表达式Fn =Xn/Yn/XnYn对应表2.1 真值表XnYnFn000011101110由真值表写表达式方法：出为l的输人取值相与;各与项或。c) 逻辑图用逻辑符号表示的逻辑关系称逻辑图Fn =Xn/Yn/XnYn为异或门d) 波形图反映入出变量在时间上对应的逻辑关系称波形图图2.21电路称半加器。图2.22 半加器的波形图图2.21 半加器的逻辑图2.逻辑函数的化简逻辑函数的表达式比较简单：电路元件就少，节约器材、提高可靠性，缩短传输延迟时间a) 布尔代数的基本特性吸收律：A/ABA+Bb) 三个规则代入规则：用一个逻辑函数替代逻辑等式两边所有的某一变量，则等式仍然成立。反演规则：对函数F中所有的变量取反、与变或、或变与、0变1、1与0，即得到其反函数/F。对偶规则：将函数F中与变为或、或变为与、0变为1、1变为0，即得到一个新的函数F，并称F为F的对偶式。当某一等式成立，则它的对偶式也成立。c) 与或式的化简公式化简、卡诺图(Karnaughmap)化简和表格化简（Q-M化简）三种方法通常逻辑函数所对应的表达式不惟一最简的含义指该表达式与项个数最少，并且各与项所含的变量个数也最少。0.2 组合逻辑电路(combinational logic circuit)及其应用任一时刻电路的输出只与该时刻的输入信号有关，与原来状态无关，无记忆功能。0.3.1 基本逻辑门器件在教学计算机中选用的基本逻辑门有非门、与(非)门等6反相器SN74LS044-2输入正与非门SN74LS004-2输人正与门SN74LS08， 图2.23基本逻辑门电路0.3.2 三态门器件具有3个输出状态，多一个高阻状态图2.24三态与非门与符号结合P35应用单向传送SN74LS240和SN74LS244，双向传送SN74LS245表2.2 SN74LS245功能表 /GDIR操 作00B数据送到A总线01A数据送到B总线1隔离图2.25 SN74LS244和SN74LS245的引脚图0.3.3 多路选择器由控制信号从输入的多路数据中选择一路作为输出，相当于一个单刀多掷开关4位带有三态输出控制的SN74LS257器件图2.26 SN74LS257引脚图与功能表0.3.4 编码器和译码器编码器是把输入信号转换成需要的编码2n个输入按预先规定的优先级，编码成n位输出信号。图2.27 SN74LS148引脚图与功能表译码是编码的逆过程，即将输入的编码转换成其原来的表示。图2.28 译码器SN74LS138和139的引脚图与功能表SN74LS138当 /G2A、/G2B和G1，仅当/G2A/G2BG1001时，译码器才工作SN74LS139几个独立的译码器？仅当/lG和/2G为？时译码器才工作？0.3.5 组合逻辑电路应用案例1、总线中的三态门总线的输入联系着各种不同的部件图2.29 三态门在总线中的应用对于多个有能力向总线发送信息的部件，同时发送不能多于一个应用如ALU（算术逻辑单元）、指令寄存器、符号位扩展部件、外部数据总线等多个部件都挂在内部总线上，38译码器译出允许一个部件发送的信号2、中断优先编码器（到做中断实验时讲）有/IRQ2、/IRQ1和/IRQ0三个中断源，低有效，为保证/IRQ2中断源优先级最高，并给出相应的/A1、/A0二进制编码01、10和11，接法如图2.30所示。图中可知，空着的输入引脚接高，A2的输出也空着。/EI接中断允许控制（低有效），仅当/EI为有效时，且有中断申请，则/GS为低，才会输出有效的的中断源编码。由于中断源没有多于8个，/EO信号不使用。图2.30 中断编码器教学计算机中通过一片GAL芯片实现SN74LS148芯片的功能。3、地址译码器多组内存芯片，任何时刻只能有一组进行读写任何时刻只能向一组芯片的（/CE）提供低电平，并保证向剩余组此引脚都供高电平。8个译码输出，任何时刻最多只有1个输出为低，剩余7个译码都为高图2.31 地址译码器实例SN74LS138的工作条件为G1/G2B/G2A=100。分别Vcc、/MREQ（存储器访问请求）和地GND。当地址信号A15、A14和A13为二进制111，而其余的A12A0为任意，即可以从全0变到全1时，再将此化成十六进制，就可得到此地址范围为E000FFFFH。同理可得到图2.31所示的其它地址范围。（作业：A15A13为101，A12A0为任意时，求此地址范围）计算机电路中，另有一套常用逻辑电路符号通知：星期六在教1227上课：有重要的演示实验同宿舍的同学相互叫一下图2.32 地址译码器实例0.3 时序（Sequential）逻辑电路及其应用任一时刻，电路的输出不仅与该时刻的输入有关，还与以前的状态有关（即有记忆功能）。0.4.1 基本R-S触发器（Flip Flop）最基本基本RS触发器可由2个与非门（或者2个或非门）交叉连接而成，可存放1位二进制信息。Q的值与存放的二进制信息对应，/Q为反相输出端/S（Set）为置位端，/R(Reset)为复位端。图2.33 基本RS触发器0.4.2 D型触发器与寄存器、计数器器件D触发器比较完善，常用于构成计算机中的寄存器、数据缓冲器。逻辑符号、真值表和波形图CP的上升沿作相应转换Qn现态，Qn+1次态，/RD和/SD为直接清0、置1端 图2.34 D触发器多个D型触发器合成一个部件形成接收与发送多位数据的寄存器，或带有移位操作功能的移位寄存器，或带有计数功能的进位计数器等。0.4.3 存储器(Memory)芯片(Chip)简介（到做实验时讲）教学计算机的内存储器由只读存储区和随机读写存储区两部分组成，都选用静态存储器芯片实现。随机读写存储区的容量通常选定为2千字，由2片随机读写的2K8位的6116存储器芯片组成。只读存储区的容量通常选定为8千字，16位机由2片可编程的8K8位的型号为28C64(或58C65)的EEPROM静态存储器芯片组成。EEPROM可以用专门的可编程仪器擦除或写入，而教学计算机能够对它直接完成擦除与写入操作。图2.35 内存芯片6116和28C64的引脚图0.4.4 时序逻辑电路应用案例a) 锁存器（Latch）数据接收端D仅1个，并增加1位控制信号E，计算机中用作暂存器图2.36 锁存器如Am2901运算器芯片内部的通用寄存器组就是用这样的电路实现的。b) 寄存器（Register）n个D触发器构成的n位寄存器教学计算机中的指令寄存器（存放指令编码）、地址寄存器（存放当前地址）等SN74LS377，SN74LS374和SN74LS273等,由8个D触发器组成的3种不同类型的8位寄存器器件。它们的管脚分配基本一致，只是管脚l的控制功能有一些差别图2.37 SN74LS374等器件的内部引组成和引脚 现场可编程逻辑器件及其应用计算机的发展与微电子技术的发展紧密相关，前述的74系列芯片是标准的器件，用户不能改变其中的逻辑，随之产生的新型集成电路可编程逻辑器件PLD（Programable Logic Device），用户可以在此芯片上实现自己的逻辑设计。教学计算机设计中，用PLD完成了诸如寄存器、运算器、控制器直至单片CPU的设计，使用的器件包括GAL（通用阵列逻辑）、CPLD（复杂可编程逻辑器件）、FPGA（现场可编程门阵列）等，CPLD/FPGA也称为现场可编程逻辑器件。0.5.1 现场可编程器件概述PLD芯片中有大量的逻辑门或基本的通用功能模块以及可编程“开关”。通过对这些开关的编程，可以实现逻辑门或功能模块间的不同连接，以实现用户的逻辑电路。图2.38GAL20V8引脚图1、 GAL的基本原理主要由双缓冲、与阵列、输出逻辑宏单元和三态门等组成。双缓冲将输入转换成原反变量，GAL20V8最多有20输入。与阵列也称乘积项（ProductTerm）图2.40 输出逻辑宏单元原理图图2.39， Z3/A/B/C图2.39与阵列原理图输出逻辑宏单元（Output Logic Macro Cell）或门或运算；异或门反相；D作寄存器；多路控制用于各种灵活的控制；可以将运算后的信息反馈回输入或输出引脚作输入用；每路输出都三态可控。时序控制时有可CLK2、CPLD/FPGA简介CPLD/FPGA结构简化模型由4种类型的模块组成：二维逻辑阵列、互连资源、内嵌存储器结构和输入输出等模块，如图2.41所示。图2.41 CPLD/FPGA结构原理图二维逻辑阵列模块（与、或阵列）用于完成不同的逻辑功能；互连资源模块连接所有的二维逻辑阵列和输入输出模块；内嵌存储器结构可以在芯片内存储数据；输入输出模块是芯片与外界的接口，完成不同要求的输入输出功能。CPLD基于与阵列结构，组合逻辑资源较丰富，虽然也有类似于OLMC结构的宏单元，但内部寄存器相对不够丰富，所以较适合设计组合逻辑较多的电路；FPGA的二维逻辑阵列基于查找表（LookUp Table）结构，寄存器资源比较丰富，因此较适合设计时序逻辑较多的电路。CPLD与FPGA最大的差别CPLD编程：掉电后信号仍保留；FPGA则编程：掉电即信号丢失，需信息存入芯片外可选购的EPROM中，每次开机时自动将所需信息装入FPGA，否则开机时必须通过计算机对FPGA重新下载所需信息。FPGA的优点是编程使用更加灵活，缺点是丢掉了数据加密功能。图2.42 FPGA的查找表结构原理图查找表原理作业（画出一个2输入与非门的查找表结构图）0.5.2 现场可编程器件的编程和应用1、MACH编程使用教学计算机中组合逻辑控制器的控制信号产生部件，是由MACH（高密度宏阵列CMOS）器件实现的，MACH属于CPLD。对MACH器件的编程设计大致可分为以下几个步骤: 设计输入。可采用电原理图方式输入,也可用ABEL语言或VHDL等硬件描述语言的文本方式输入。 编译和优化。 功能仿真(或称功能模拟)。通过仿真软件验证设计的正确性。 适配。将设计映射在器件上，进行布局和布线，形成编程用的JEDEC文件。 定时分析和仿真(或称布线后模拟)。利用仿真软件验证器件在要求的频率上能否正常工作。 对器件进行编程。 关于软件DesignD;rect-CPLD的使用和设计过程。请参见有关技术资料。对FPGA的编程也是使用类似的相关编程软件的过程。2、FPGA在实现CPU功能中的应用 为了顺应最新的计算机设计趋势和教学实验的更高需求，将现场可编程器件用于最新型号的一款教学计算机系统的设计和实现，为此，我们选用VHDL语言来描述CPU的全部逻辑和功能，并且使用Xinlinx公司的SPARTAN-n系列的芯片型号是XC2S200，20万门容量，其内部有2352个CLB，14个4Kb的RAM块，208脚的PQFP（Plastic Quad Flat Package）封装形式，支持ISP（In System Programming）编程，实现了原来TEC-2000教学机的CPU的全部功能。在完成这项任务时，已经考虑到如何照顾到现有教材和实验指导书内容的稳定性。例如，需要保证新设计的教学机的指令系统，与过去已经使用的TEC-2000教学计算机的指令系统有良好的兼容性，可以直接运行原有教学机的监控程序。其次，在构思新型教学计算机的逻辑结构的过程中，要向原TEC-2000教学计算机的实际组成适当地靠拢，尽量地在二者之间有一个平滑的过渡，还可以用该器件实现指令流水线处理功能。0.5.3 现场可编程器件应用案例1、GAL器件的编程设计作为设计实例，对GAL器件能实现“非，与，基本RS触发器和D触发器”的逻辑功能设计一个文本文件。该文件的扩展为.PLD，通过FM软件编译，可以成为扩展名为jed的下载文件，用编程器将此文件下载到GAL就能实现其中的逻辑功能。下面是该文件的源文件和注释：GAL20V8；器件名称START LOGIL；标题ping March 03,2004；设计者姓名，时间等123456789101112CLKS#NCR#NCDABCNCNCGNDOENCQ1Q2YNCVNCUNCNCVCCU=/A；U为非门，即U/AV=B*C；V为与门，即VBC；“=”表示输出为组合逻辑，“/”表示取反；“*”表示逻辑与，“+”表示逻辑或Q2=/Q1+/R#；Q1Q2为基本RS触发器的输出，其中Q1=/S#+/Q2；R#为/R，S#为/S，Q2为/Q，Q1为QY : = D；Y为一上升沿触发的D触发器；在上升沿到来时，YD。；“: =”表示输出为触发器逻辑Q1.OE=VCC；这连续4行都表示恒定有输出Q2.OE=VCCU.OE=VCCV.OE=VCCDESCRIPTION；表示逻辑描述结束文件的第4行为引脚号，仅为12个，其余顺延。第5、6行为引脚变量名，NC为空，VCC为电源+5V，GND为接地，CLK为时钟，OE为输出允许。想要在GAL器件中按自己的设想“搭积木”，可以参考附录1？中较详细的说明，即GAL器件的编程和FM软件的使用。作业（写出GAL中包含一个与非门、一个一位全加器、一个D触发器和一个由2个与非门组成的基本RS触发器的表达式PLD文件）2、MACH器件编程设计再举一个MACH器件的设计实例，用ABEL语言为其设计一个具有1位全加器逻辑功能的源文件，文件的扩展名为.abl。1MODULE adder2TITLE 1bit full adder block3Description4Inputs5a , b ,cin pin 10，11，12 ;6Outputs7sum, carry pin 66，67 istype com;8Equations9sum = (!a & !b & cin) # (a & !b & !cin) # (!a & b & !cin) # (a & b & cin); 10carry = (a & b) # cin& b # cin& a;11END对上面的文本文件编译后，产生.jed下载文件，下载到MACH器件就能通电实现要求的1位全加器的逻辑功能。文件的行号1、2是模块名和标题，37是输入输出引脚描述（3个输入、4个输出变量），810实现1位全加功能的逻辑表达式