数字逻辑实验报告完整版.doc

13华中科技大学计算机学院数字逻辑实验报告实验一 组合逻辑电路的设计实验二 同步时许逻辑电路设计实验三： 异步时序逻辑电路设计姓名：学号：班级： 指导老师：完成时间：实验一 组合逻辑电路的设计一、 实验目的1掌握组合逻辑电路的功能测试.2验证半加器和全加器的逻辑功能。3学会二进制的运算规律。二、 实验器材74LS00 二输入四与非门、74LS04 六门反向器、74LS10 三输入三与非门、74LS86 二输入四异或门、74LS73 负沿触发JK触发器、74LS74 双D触发器。三、 实验内容内容A 一位全加全减器的实现。电路做加法还是做减法由S控制。当s=0时做加法运算，s=1时做减法运算，当作为全加器输入信号A、B和Cin分别作为加数、被加数和低位来的进位，F1和F2为合数和向上位的进位。当作为全减器输入信号A、B和Cin分别作为减数、被减数和低位来的借位，F1和F2为差数和向上位的借位。 内容B 舍入与检测电路的设计。用所给定的集成电路组件设计一个多输出逻辑电路，输入为8421码.F1为四舍五入输入信号，F2为奇偶检测输出信号。当输入的信号大于或等于（5）10时，电路输出F1=1，其他情况为0；当输入代码中含1的个数为奇数是，输出F2=1，其他情况为0.框图如图所示： 四、 实验步骤内容A 一位全加全减器的实现。由要求可得如下真值表：F1的卡诺图为： F2的卡诺图为：化简得F1=ABC, F2=.由F1和F2表达式画出电路图如下：根据电路图，连接电路。接线后拨动开关，结果如图：输入输出ABC加法S=1减法S=0F1F2F1F200000000011011010101101101011001010101010011001001111111内容B 舍入与检测电路的设计。由题意，列出真值表如图：ABCDF1F2000000000101001001001100010001010110011010011111100011100110101010101111110010110111111011111110F1卡诺图如下： F2卡诺图如下： 化简卡诺图得F1=, F2=ABCD.由此画出电路图如下：按照所示的电路图连接电路，将电路的输出端接实验台的开关，通过拨动开关输入8421代码，电路输出接实验台显示灯。每输出一个代码后观察显示灯，并记录结果如下表：ABCDF1F2000000000101001001001100010001010110011010011111100011100110101010101111110010110111111011111110五、 试验体会1、 化简包含无关变量的逻辑函数时，由于是否包含无关项以及对无关项是令其值为1为0并不影响函数的实际逻辑功能，因此在化简时，利用这种任意性可以使逻辑函数得到更好的化简，从而使设计的电路得到更简2、 多输出函数的组合逻辑电路，因为各函数之间往往存在相互联系，具有某些共同部分，因此应当将它们当做一个整体来考虑，而不应该将其截然分开。在化简时应该找出各输出函数的公共项，以便在逻辑电路中实现对逻辑门的共享，从而使逻辑电路结构最简。实验二 同步时许逻辑电路设计一、 实验目的 掌握同步时序逻辑电路的设计方法，验证所设计的同步时序逻辑电路，加深对“同步”“时序”两个名词的理解。二、 实验器材 74LS74 双D触发器组件两片 74LS73JK2负沿双触发器组件2片74LS00二输入四与非门组件 2片 74LS02二输入四或非门组件 1片 74LS10三输入三与非门组件1片 74LS86二输入四异或门组件 1片74LS04六门反相器组件2片 三、 实验内容内容A：利用所给组件，设计一个同步模四可逆计数器，框架图如图：X为控制变量，X=0时进行加1计数，X=1进行减1计数，y2、y1为计数状态，Z为进位或借位输出信号。内容B:利用所给组件按mealy型或moore型同步时序逻辑电路设计的方法设计一个1001序列检测器，其框图如图所示：该电路的逻辑功能是：在输入端X串行输入随机二进制代码，每当输入的代码中出现1001序列时，在输出端Z产生一个高电平，即Z=1，其他情况Z=0。典型输入输出序列如下：X：0100101011001001Z：0000100000001001四、 实验步骤 内容A：设计同步模4可逆计数器。由题意，可画出状态图:由此可确定状态表如下：现态y2 y1次态 y2 n=1 y1n=1X=0X=1000111011000101101110010确定激励函数并化简。采用D触发器，有状态表和触发器激励表可作出激励函数和卡诺图。y1xy200 01 10 11 011111 D2=xy2y1y1xy200 01 10 11 011111D1=y1y1xy200 01 10 11 011111Z=x 2 2+ y2 y1= x 2 2 y2 y1根据化简结果，画出电路图。输出响应序列为：x 1 1 1 1 0 0 0 0 0y2 0 1 1 0 0 0 1 1 0 y1 0 1 0 1 0 1 0 1 0y2n=1 1 1 0 0 0 1 1 0 0yin=1 1 0 1 0 1 0 1 0 1Z 0 0 0 1 0 0 0 1 0内容B:设计1001序列检测器.作出原始状态图：状态表如图：现态次态/输出x=0x=1AA/0B/0BC/0B/0CD/0B/0DA/0E/1EC/0B/0BCDEACADBCACCDABCD B、E为等效类。用00，,01,11,10分别表示A、B、D、C四种状态，并选用D触发器，可列出激励函数和输出函数真值表如下：输入现态次态激励函数输出Xy2y1y2n+1 y1n+1D2 D1Z0000000010001010001111101010101001000000110010110111010011101010卡诺图如图所示：y1xy200 01 10 11 0111D2=y1y1xy200 01 10 11 0111111D1= x+2y1= 2 y1由真值表可以看出Z=y2 1 x由激励函数和输出函数表达式，画出电路图如下：将电路的输入端X接至实验台数据开关Ki,拨动开关输入二进制代码,电路的输入端接实验台显示灯Li.将电路的时钟脉冲接至实验台单脉冲Pi，每拨动一次开关按一下单脉冲键，以便将给定输入序列送入检测器，同时记下显示灯Li的状态，以检查是否满足要求。输入输出结果为：X：0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1Z：0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1实验三：异步时序逻辑电路设计一、 实验目的掌握并熟悉脉冲异步时序逻辑电路的分析方法，加深对于不是徐逻辑电路的理解。掌握电平异步时序逻辑电路实验的设计方法及如何消除临界竞争。二、 实验设备74LS7 双JK 触发器组件两片 74LS08二输入四与门组件 1片 74LS00二输入四与非门组件 2片 74LS10三输入三与非门组件2片 74LS04六门反相器组件2片 三、 实验内容用电平异步时序逻辑电路实现下降沿触发的D触发器（无空翻）。四、 实验过程由该典型输入输出时间图，建立如下流程表：二次状态y激励状态Y/输出Zx2x1=00x2x1=01x2x1=11x2x1=101/02/0d/d3/021/0/0d/dd/d3d/dd/d4/0/04d/d5/d/0d/d58/1/16/1d/d6d/d5/1/17/171/dd/d6/1/18/15/1d/dd/d由流程表作出隐含表：23456781234567用隐含表和状态表合并图，求出最大相容行对为（123）（7）（438）（568），根据最小闭覆盖，可选择（123）（568）（4）（7），分别用表示，可得出最简流程表：二次状态激励状态输出x2x1=00x2x1=01x2x1=11x2x1=10根据状态相邻，用，分别表示ADBC，可得出二进制流程表：二次状态2 y1激励状态输出x2x1=00x2x1=01x2x1=11x2x1=10000000010011111111100101110110d1000d101110画出卡诺图，并求出激励函数和输出函数表达式：2 y1 x2x100011110001101111111111011Y2=x2y1+x2y2+y1y2= x2y1 x2y2 y1y22 y1 x2x1000111100010111111111101Y1=x2y1+x1y2+x1y1=2y1 x1y2 x1y1Z=y2有激励状态和输出函数表达式，可画出逻辑电路图：总结由于时间匆忙，我们做实验