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变长编码在s o c 测试中的应用研究 摘要 随着系统芯片( s o c ) 集成度和复杂性的迅速提高，大规模集成电路测试 需要的测试数据相应增加，而传统自动测试设备( a t e ) 的存储量、工作频率 以及带宽的有限性，使得s o c 测试面临着测试时间过长、测试难度和测试成本 急剧增加等诸多问题。这些问题可以通过更换高档的测试设备解决，但将导致 测试成本的增加。 测试数据压缩技术能有效的减少测试时间和降低测试成本，变长到变长的 编码使用变长的数据块来编码变长的原始数据，可以取得很好的压缩效果。 为了解决s o c 测试过程中a t e 在存储空间以及带宽等方面所面临的问题， 本文提出了一种部分编码测试数据压缩方案，该方案是变长到变长的编码。通 过对m i n t e s t 集的分析可以看出，测试集中有很多0 游程的长度为0 ，在有些电 路中甚至占一半以上。如果对这些游程进行编码，编码后的码字长度比原始码 字长度还要长。因此，为了提高压缩率，部分编码只对0 游程长度不为0 的原 始数据进行编码，当0 游程长度为0 时，直接用码字“1 ”表示，因此只需要1 位，当遇到o 游程长度大于o 时，使用部分编码码表进行编码。实验结果表明， 该方法可以提高压缩率。 本文随后提出了一种新颖的组扩展编码压缩方案。通过对测试集的分析， 发现测试集中除了包含大量的0 游程外，还包含有大量的1 游程。组扩展编码 方案也是采用变长到变长的编码方式，它将每组的容量扩大，对任意长度的o 游程和1 游程编码，更广泛地适应于不同的编码对象。该方案的解码器独立于 被测电路，因此特别适合于系统芯片中没有结构信息的i p 核的测试。理论分析 和实验结果表明其具有较高的测试数据压缩率。 关键字：系统芯片；测试数据压缩；部分编码；组扩展编码 t h er e s e a r c ho fs o ct e s to nv a r i a b l el e n g t hc o d i n g a b s t r a c t w 油r a p i dg r o w t hi ni n t e g r a t i o na n dc o m p l e x i t yo fs y s t e m o n a - c h i p ( s o c ) ，v o l u m e o ft e s td a t ar e q u i r e di nl a r g e s c a l ei n t e g r a t e dc i r c u i t st e s ti n c r e a s e sa c c o r d i n g l y h o w e v e r , t h es t o r a g ec a p a c i t y , f r e q u e n c ya n db a n d w i d t ho ft h et r a d i t i o n a la u t o m a t i ct e s te q u i p m e n t ( a t e ) a r el i m i t e d ，w h i c hr e s u l t si ns o m ep r o b l e m si ns o ct e s t ，s u c ha sl o n gt e s ta p p l i c a t i o n t i m ea n dc o s to ft e s t t h e s ec a l lb es o l v e db yr e p l a c e m e n to fh i 曲一e n da t e ，b u ti tw i l ll e a d t oa ni n c r e a s ei nc o s to ft e s t t e s td a t ac o m p r e s s i o nt e c h n o l o g yc a r le f f e c t i v e l yr e d u c et i m ea n dt e s to fc o s t i nt h e s t r a t e g yo fv a r i a b l e t o - v a r i a b l er u n l e n g t hc o d i n g ，v a r i a b l e l e n g t ho r i g i n a ld a t ai se n c o d e d w i t hv a r i a b l e l e n g t hc o d e w o r d ，w h i c ho b t a i n sa ne x c e l l e n tc o m p r e s s i o np e r f o r m a n c e t os o l v ep r o b l e m si ns o c t e s t i n g ，s u c ha ss t o r a g es p a c ea n db a n d w i d t ho fa t e ，at e s t d a t ac o m p r e s s i o ns c h e m eo fp a r t c o d i n gb a s e do nv a r i a b l e t o - v a r i a b l er u n - l e n g t hc o d i n gi s p r o p o s e di n t h i sd i s s e r t a t i o n a n a l y s i sr e s u l t si n d i c a t et h a tt h er u no f0 s ，w h o s el e n g t hi s z e r o ，a p p e a r sf r e q u e n t l ya n de v e ne x c e e d sm o r et h a nh a l fi ns o m em i n t e s tt e s ts e t s i ft h e s e r u n sa r ee n c o d e di nt r a d i t i o n a lc o d i n gs c h e m e s ，t h ec o d e w o r dl e n g t hi s l o n g e rt h a nt h e o r i g i n a lo n e f o ri m p r o v i n gc o m p r e s s i o nr a t e ，t h er u n so f0 sw i t l ln o n z e r ol e n g t ha r e e n c o d e do n l yi np a r t c o d i n gs c h e m e w h e nl e n g t ho fao sr u n l e n g t l li sz e r o ，t h ee n c o d e d w o r di s ”l ”，o c c u p y i n gs i n g l eb i t , a n dp a r t c o d i n gc o d et a b l ei su s e df o re n c o d i n g0 sr u n s w i t hn o n z e r ol e n g t h e x p e r i m e n t a lr e s u l t ss h o wt h em e t h o dc a ni m p r o v ec o m p r e s s i o nr a t e s u b s e q u e n t l y , an o v e ls c h e m eo fg r o u p e x p a n s i o nc o d i n gi sp r o p o s e d t h r o u g h a n a l y s i so ft e s td a t a , i ti sf o u n dt h a tt h et e s ts e t sn o to n l yc o n t a i n1 0 r so fr u n so fo s ，b u ta l s o r u n so fls t h es c h e m eo fg r o u p e x p a n s i o nc o d i n g ，w h i c he x p a n d st w i c ec a p a c i t yo fe v e r y g r o u p , i sa l s oak i n dv a r i a b l e - t o v a r i a b l ec o d i n g i ti sm o r ew i d e l ya d a p t e dt od i f f e r e n t e n c o d i n go b j e c t s ，b e c a u s et h em e t h o de n c o d e sa n yl e n g t ho fr u n so f0 sa n dls f u r t h e r m o r e ， t h ed e c o d e ro ft h em e t h o di si n d e p e n d e n to ft h ec i r c u i tu n d e rt e s t t h u s ，i ti se s p e c i a l l y s u i t e df o rt e s t i n go ft h ei pc o r ew h i c hh a sn os t r u c t u r a li n f o r m a t i o n t h e o r e t i c a la n a l y s i s a n de x p e r i m e n t a lr e s u l ts h o wt h a ti th a sah i g h e rt e s td a t ac o m p r e s s i o nr a t et h a ns o m e p u b l i s h e ds c h e m e s k e y w o r d s ：s y s t e m o n - a - c h i p ；t e s td a t ac o m p r e s s i o n ；p a r t - c o d i n g ；g r o u p e x p a n s i o nc o d i n g 插图清单 图1 1v l s i 电路的晶体管密度2 图1 2 芯片的制造成本和测试成本5 图2 1测试源划分的测试结构1 0 图2 2 基于编码的压缩和解压方案1 1 图2 3 基于字典方案的测试原理图1 3 图3 1g o l o m b 码分块示意图2 1 图3 2m i n t e s t 集中o 游程的比例2 l 图3 3 部分编码和g o l o m b 编码举例2 4 图3 4 压缩增益图2 5 图3 5 解压结构图2 6 图3 6f s m 状态转换图2 6 图4 1组扩展编码举例3 2 图4 2 压缩增益图3 4 图4 3 解码器结构框图3 6 图4 4f s m 状态转换图3 6 表1 1 表2 1 表2 2 表2 3 表2 4 表2 5 表3 1 表3 2 表3 3 表3 4 表4 1 表4 2 表4 3 表4 4 表4 5 表4 6 表4 7 表格清单 v l s i 芯片的现在和未来1 编码压缩方法分类1 1 9 c 编码码表1 4 传统游程码部分编码表( b - 3 ) 1 5 交替与连续长度码编码表l6 混合定变长编码码表( 定长为2 ) 17 g o l o m b 码编码表( m = 4 ) 2 0 电路5 3 7 8 测试集中o 游程长度对应个数2 2 部分编码码表2 3 压缩效果比较2 7 f d r 码编码表2 9 f d r 码编码表修改1 3 0 f d r 码编码表修改2 3l 组扩展编码表3 1 测试数据游程数3 3 压缩效果比较1 3 7 压缩效果比较2 3 8 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据 我所知，除了文中特别加以标志和致谢的地方外，论文中不包含其他人已经发表或撰写过的 研究成果，也不包含为获得金旦曼王些太堂 或其他教育机构的学位或证书而使用过的材 料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢 意。 学位论文储签确字吼肋7 年争月日 学位论文版权使用授权书 本学位论文作者完全了解金胆王些太堂有关保留、使用学位论文的规定，有权保留 并向国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅或借阅。本人授权金 星巴王些太堂可以将学位论文的全部或部分论文内容编入有关数据库进行检索，可以采用影 印、缩印或扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位做储繇互鳓 签字日期：砷够月弓日 导师签名懒 签字日期： 年月日 电话： 邮编： 致谢 研究生生活渐入尾声。在将近三年的学习和生活中，我所收获的不仅仅是 专业的知识，更多的是研究和解决问题的能力的提高、积极乐观的生活态度的 培养。研究生生活的结束于我来说又是一个新的起点，我将利用自身所学服务 社会、回报社会。值此论文完成之际，很高兴有机会向在研究生阶段给予我支 持和帮助的各位老师、同学和亲人表示诚挚的感谢。 首先，我由衷地感谢我的导师梁华国教授的悉心关怀和精心指导。正是在 导师的悉心指导下，使我进入了集成电路测试这一具有挑战性的领域，研究生 期间取得的每一点进步，都凝聚着导师的汗水和辛勤的指导。导师敏锐的洞察 力、富有启发性的建议和严格的要求不仅使我在研究生期间受益匪浅，而且会 对我今后的工作和生活产生深远的影响。特别是导师勤奋的工作态度和对业务 精益求精的精神为我们学生树立了榜样，给我留下了终生难忘的印象，并时刻 激励着我不断进取。此外，还要深深感谢导师平日对我生活和工作上的关心、 帮助和鼓励，在此我要向导师表示最诚挚的敬意和由衷的感谢! 感谢本研究室欧阳一鸣副教授、易茂祥副教授、詹文法副教授、陈田、黄 正峰，李扬等老师，他们为我的学习和科研提供了许多支持与帮助，在课题完 成的过程中他们给我提供了宝贵的意见和建议。 感谢张磊、陶珏辉、詹凯华、时峰、叶益群、张念、祝沈财等师兄师姐们， 他们为我进入课题提供了许多帮助。感谢祝孙科、宋灏龙、覃敏东等同学，与 他们良好的合作与讨论，开阔了我的思路，丰富了我的知识，对我顺利完成论 文有很大帮助；他们奋发向上、只争朝夕的精神时常感染着我，与他们一起学 习和生活的点点滴滴都是难忘而愉快的。 感谢合肥工业大学系统结构研究室每个成员对我的关怀和帮助，没有这个 团结、上进的集体就没有我今天的成绩；感谢合肥工业大学研究生部及计算机 与信息学院所有老师的辛勤付出! 在这里，我还要特别感谢我的家人! 感谢他们这么多年来一如既往的无私 关怀，不仅从物质上给予支持，更从精神上赋予关爱，鼓舞我战胜困难、不断 前进。没有他们，就没有我的全部。 最后，衷心感谢为评阅论文而付出辛勤劳动的各位专家学者。 作者：王保青 2 0 0 9 年3 月 第一章绪论 1 1s o c 测试概述 s o c 的概念从2 0 世纪9 0 年代的出现，到现在已经有十几年了，s o c 是专 用集成电路( a p p l i c a t i o ns p e c i f i ci n t e g r a t e dc i r c u i t s ，a s i c ) 发展的必然趋势， 是a s i c 的延伸。s o c 产品的问世，依赖于大型的、被称为核( c o r e ) 的事先 设计好的、并经验证的功能块，这些核具有知识产权，特别如c p u 、d s p 、存 储器及接口功能模块等。在将来s o c 的发展中，绝大多数的大规模集成电路都 将采会用s o c 的设计方案，并大量使用i p 核。随着半导体工艺技术的不断进 步，电子系统功能的不断扩充，s o c 已被公认为集成电路的主流。 随着i p ( i n t e l l e c t u a lp r o p e r t y ) 核复杂性提高和单个芯片上集成更多i p 核， 从而，对s o c 集成者而言不仅要负责核之间互连逻辑的测试，还要负责单个核 内部的测试。而核的内部及其连接之间缺少直接的可控制性和可观察性，因而 对s o c 的测试比传统的测试复杂，同时测试数据量和测试功耗也随着i p 数目 的增多而急剧增加，因此需要高容量的自动测试设备和多引脚的内嵌芯核的测 试访问机制，使得测试成本显著上升。 1 1 1s o c 测试成本 随着集成电路工艺的进步，现在v i s l 技术的复杂度已经可以在单芯片上 集成1 亿个晶体管，同时工作频率可以达到1 g h z 。表1 1 是半导体工业协会 对集成电路发展趋势的预测。由下表可以看出工艺的进步，芯片尺寸的减小， 而时钟频率不断增加。 表1 1v l s i 芯片的现在和未来 年份 1 9 9 7 2 0 0 12 0 0 3 2 0 0 62 0 0 9 2 0 1 2 特征尺寸( 1 am ) o 2 5 o 1 5o 1 3 0 1 00 0 7 0 0 5 百万晶体管数c m 2 4 i o 1 8 3 9 8 4 1 8 0 布线层数 6 77 88 9 芯片尺寸( m m 2 ) 5 0 3 8 5 6 0 5 2 0 7 0 7 5 0 管脚数量 5 0 3 8 56 0 5 2 07 0 7 5 0 时钟频率( m h z ) 2 0 0 7 3 05 3 0 11 0 08 0 4 1 8 3 0 电压( v ) 1 2 2 50 9 1 50 5 o 9 功耗( w ) 1 2 6 12 9 62 8 1 0 9 在如此低的尺寸下，缺陷密度变得很难容忍。此外，由寄生电容的影响以 及电感和传输线引起的电气效应带来的问题，使设计验证变的极端复杂。由于 1 缺少充分刻画上述特性的电气模型，高性能芯片需要进行深入的后硅片调试。 而且，自动测试设备( a u t o m a t i ct e s te q u i p m e n t ，a t e ) 成本高昂，a t e 的频 率往往要低于被测芯片的频率。这些趋势使得对刚生产出来的芯片进行测试变 得极度困难和昂贵。 可是半导体产业一直面临典型问题是：世界上很多工程现在已安装的测试 设备只能工作在1 0 0 m h z 左右，而等到现有的测试设备被新系统替代的时候， 芯片的时钟频率可能早已超过1g h z ，由寄生电容的影响以及电感和传输线引 起的电气效应带来的问题，使设计验证变的极端复杂，由于缺少充分刻画上述 特性的电气模型，高性能芯片需要进行深入的后硅片调试。这使得对刚生产出 来的芯片进行测试变得极度困难和昂贵。 此外，集成电路的发展已进入s o c 时代。随着工艺能力的快速发展，为了 满足对于成本、功能的要求，s o c 设计技术已经成为发展的必然趋势。v l s i 芯片上晶体管的特征尺寸没每年以大约1 0 5 的速度减小，导致晶体管密度以 每年大约2 2 1 的速度增长。圆片和芯片的尺寸，电路设计和工艺革新几乎以 同样的速度增长。图1 1 清晰的表示出微处理器芯片中晶体管的数量每年以大 约4 4 的速度增长，每两年几乎增长一倍。根据摩尔定律2 8 】【2 9 】【3 0 1 ，从2 0 世纪 7 0 年代中期开始，单芯片上所能集成的晶体管数目约每18 个月增长一倍，但 芯片的制造能力与设计能力的发展却相差很大，每经过十二个月，芯片的集成 度提高5 8 ，而设计能力只能提高2 1 【3 3 1 。 榭自赴 船- 1 叩0 0 d 0 z j o h a e v 6一1 5 0 0 0 0 0 0 、y l 抽e v s $ ，t 0 0 0 只f 5 知d( 6 82 0 0 咖 l r d p dt i t a n 一32 咖 h _ 枷f c i _ df o e m o 白一4 5 0陟 i b m6 4 l 嚏r a m”6 5 5 3 5 o mi m a n l z t a o c i w 一舢 广i n 纠4 0 0 , 1f i 甜m d a a c e i一舢 x i r - dl r w t w g l o no fl u n a t e h a h 一1 h o s 6 c m c ib w t 朴d 创口n ei 油一6 l 学口母2 咄g a t e s 一 6 f m c h i d l tf i p f l 口d 一1 d lo m a _ c i a l i c - 4 年份 图1 1v l s i 电路的晶体管密度 测试复杂度随着晶体管的密度增加而增加。首先是由于芯片的内部模块变 得难以访问。此外芯片子集之间的测试存在相互干扰。原有的垂直型芯片设计 模式，即一个厂商负责从规格定义到行为级、逻辑级、门级和版图级的整个芯 片的设计过程，因为设计周期较长，越来越不能满足市场要求。一种新的水平 型设计模式一一基于复用的设计，在最近十年来受到学术界及产业界的密切关 注。通过复用一些经过验证的电路模块，可快速构建一个复杂的系统。这类可 2 多次重复使用的电路模块通常被称为i p 核，而基于芯核复用实现系统级功能的 芯片通常被称为s o c 。 由于自动测试设备( a u t o m a t i ct e s te q u i p m e n t ，a t e ) 的成本高昂，在a t e 的时钟频率为1 g h z 的情况下，测试设备的价格高达每个管脚3 0 0 0 美元。另外， 混合信号的函数发生器需要的固定成本在5 0 万1 2 0 万美元之间【2 7 1 。用来测试 一个复杂的集成电路往往要花费数百万美元。国际半导体组织预测，一台高速 测试仪器需要1 千多万美元，测试成本将会占到制造芯片成本的一半以上。 1 1 2s o c 测试现状 为了解决前面所述的测试遇到的问题，上世纪七八十年代，m i t 的两位教 授就敏锐地意识到随着集成度的增长，测试数据量将迅速增加，一种自动测试 设备应运而生，他们创建了今天世界最大的a t e 制造公司一一泰瑞达公司。 近来，a t e 性能的提高相对于海量增长的测试数据，已越来越力不从心， 逐渐成为整个测试系统的瓶颈。人们将大量的测试数据进行压缩，将部分测试 数据生成资源移到离线的a t e 上，再通过芯片上的解码器进行解码，以减少存 储需求和测试时间。如何有效地减少测试数据量、降低对a t e 的性能要求是一 个重要的研究方向。测试数据进缩技术是近年来的研究热点。 目前，研究者们提出了许多解决方案，其中主要分为两大类： 第一种，采用内建自测试技术( b u i l t i n s e l f - t e s t ，b i s t ) 【2 】实现对系统芯 片的芯核进行测试，完全是以摆脱传统的a t e 设备为目标的研究方法。b i s t 的基本思想是利用芯片本身所带有的测试模式生成器( t e s tp a t t e r ng e n e r a t o r ， t p g ) ，在片上直接生成测试向量，以降低对a t e 的要求。 科研人员引入测试点插入技术【1 4 】【2 4 】 4 8 1 ，来对待测系统芯片进行逻辑调整， 使其变得容易测试，并提高伪随机模式的测试能力。可是这种额外的硬件插入 任务逻辑中，将会降低系统的性能。利用加权随机测试【1 6 】【1 8 】【4 6 】能够避免系统 性能的降低，通常加权随机测试生成偏向阻尼故障的随机模式，减少测试长度。 由于增加的控制逻辑和存储所需的加权集，有时这种技术所引入的硬件成本令 人难以接受。 一种基于折叠计数器重新播种的存储与生成的混合模式测试方案【l 】【3 】【19 1 ， 使用最小的硬件成本，在合理的测试应用时间里，获得完全故障覆盖率。实验 结果表明，这种压缩方法是目前国际上最好的方法之一。对于伪随机测试后所 获得的硬故障集，通过输入精简技术【i 引，压缩测试模式的宽度，然后将这些精 简的模式嵌入首次发现并应用的折叠计数器状态序列中，有时我们也称之为带 有反馈可编程的约翰逊计数器，小数量的折叠种子，足以覆盖完整的测试数据。 虽然这种方法具有非常高的压缩率，但是，由于采用输入精简技术，在测试应 用期间必须重新组织扫描链，因此，这一方案不能完全相容基于扫描的标准设 计流中。 3 第二种，外建自测试( b u i l t o f f - s e l f - t e s t ，b o s t ) ，或者称之为测试源的 划分( t e s tr e s o u r c ep a r t i t i o n ，t r p ) 【4 】【1 1 】【3 7 】【38 1 。由于s o c 测试需要大量的测 试数据，将测试数据编码压缩的方法不仅能够有效的减少测试数据存储硬件， 同时也能够有效降低测试数据的传输量，如果将压缩的测试数据存放在被测试 的芯片上，那么每个芯片上都必须存储这样的数据，随着芯片生产量的增加， 其总的硬件开销也是相当大的，另外，在芯片上执行正常功能时，这些测试存 储硬件将不再被使用，因此，将测试压缩数据仍然存放在a t e 中，既降低了 a t e 中大存储容量的需求，又满足了a t e 测试通道带宽的限制，是一种能够灵 活进行成本分配降低a t e 成本的有效解。 测试资源划分( t e s tr e s o u r c ep a r t i t i o n ，t r p ) 提供了一种颇有前途的解决方 案 4 1 】【4 2 1 。在t r p 技术的研究方面，总体上可分为两个个方面： ( 1 ) 测试集紧缩( t e s ts e tc o m p a c t i o n ) 。该技术主要是在故障覆盖率不 变的情况下，减少测试向量个数，使测试集最小化。寻找最小化的测试集本身 是一个n p 完全问题。该技术的优点是不需要投入附加的硬件开销，其缺点是 其非模型故障的覆盖率要受到影响。 ( 2 ) 测试数据压缩方法( t e s td a t ac o m p r e s s i o n ，t d c ) 2 0 】。t d c 主要采 用是无损数据压缩的方法，这种技术是压缩预先计算的测试集t d 而得到比t d 小的多的测试集t e ，然后通过片上解压器进行解压。它是将一些测试资源从 a t e 移入到芯片中，以达到减少测试数据量、缩短测试时间的目的，并能允许 使用低速a t e 而不降低测试质量。该方法不需要了解被测设计的具体内部结 构，可以很好的保护i p ，因而得到了广泛地应用。 纵观近几年的国际测试会议i t c ( i n t e r n a t i o n a lt e s tc o n f e r e n c e ) ，系统芯片 测试已连续多年被列为研究热门主题，而系统芯片测试和测试源划分研究更是 研究热点，国际学术界和企业界对系统芯片测试的重视程度可略见一斑。而在 国内，对芯片测试的研究也受到越来越多的重视并在逐渐展开。 1 1 3s o c 测试意义 随着技术的快速发展和市场竞争的加剧，产品市场寿命相对于开发周期变 得越来越短，测试对产品的上市时间、开发周期将会有越来越大的影响。 s o c 的核心问题是核复用带来的核测试复用问题。这种设计模式一方面缩 短了s o c 设计周期，另一方面却使s o c 测试面临巨大挑战。这是因为：第一， i p 核供应商与s o c 集成商是不同的企业，为了保护知识产权，i p 核供应商不 愿意向s o c 集成商提供i p 核的结构信息。但是i p 核的测试是由s o c 集成商完 成的，这样对s o c 集成商来说，i p 核测试是黑盒测试，也就很难对测试进行优 化。第二，i p 核的多样性带来测试的复杂性，s o c 测试访问的结构原理图如图 1 1 所示。就i p 核的设计形式而言，有软核、固核、硬核三种；就电路类型而 言，有数字逻辑核、存储器核、模拟混合核；就功能而言，有处理器核、d s p 4 核、多媒体核等：就电路可测试性设计方法而言，有内建自测试 ( b u i l t i n s e l f - t e s t b i s t ) ，扫描测试、边界扫描测试、测试点插入等，所以 s o c 集成商必须考虑对多样性的支持。第三，传统的外部自动测试设备a t e ( a u t o m a t i ct e s te q u i p m e n t ) 的测试通道数量有限，而增长的系统复杂性和增 加的测试数据量，使得a t e 开始变得越来越昂贵。因此随着s o c 的规模和功能 的不断膨胀，s o c 测试日益重要，向业界提出了巨大挑战，已成为了整个s o c 设计流程的瓶颈。 p r i m e 研究集团报告称，2 0 0 0 年半导体行业在数字集成电路与系统级芯片 测试仪器上的花费是4 9 亿美元，测试费用则更高( “】。按照i t r s 的预测【3 引，到 2 0 1 2 年，芯片的测试成本将与制造成本持平。测试问题已经成为s o c 首先要 面临的挑战，也唯有有效的解决此问题，才能提升半导体产业的竞争力。如图 1 2 所示。 卜 、1 l 、 - 。h 、 ? 、 ”、 一一一 、 ，- 。 图1 2 芯片的制造成本和测试成本 2 在s o c 设计蓬勃发展的形式下，进行面向系统级芯片测试技术的深入研究， 对我国s o c 产业的健康发展非常有益。在国内s o c 的开发大多集中在设计领域， 对于测试研究的投入相对较少，并且系统芯片测试也是我国集成电路事业中的 薄弱环节之一。而测试过程对于s o c 来说，是不可逾越的一个阶段。 另外，从国家安全的角度出发，自主研制生产芯片是十分必要的，如果我 国将要开发拥有知识产权的高质量系统芯片产品，就必须解决好系统芯片的测 试问题。因此，对于系统芯片测试的研究不仅是国内集成电路发展的迫切需要， 也是改变我国在微电子领域的落后面貌，赶超世界先进水平所不可缺少的重要 一环。所以，展开s o c 芯片测试的研究对我国国民经济和现代化国防建设具有 重要意义。 1 2 本文创新点及内容安排 本文以实验室国家自然科学基金重大研究计划“系统芯片s o c 外建自测试 方法研究 ( 9 0 4 0 7 0 0 8 ) 、国家自然科学基金重点项目“数字v l s i 电路测试技术 5 研究( 6 0 6 3 3 0 6 0 ) 和安徽省自然科学基金“基于测试源划分的测试方法研究 ( 0 5 0 4 2 0 1 0 3 ) 等科研项目为支撑，以减少测试数据、降低硬件开销为目标。 为了提高压缩率，提出一种部分编码方案。它提供的是一种变长到变长的 编码方案。通过只对游程长度不为零的码字进行编码，提高压缩率。当游程长 度为0 时，即只有一位“l ”，直接用码字“1 ”表示，因此只需要1 位，当遇到 游程程度大于0 时，使用部分编码码表进行编码。实验结果表明，该方法可以 提高压缩率。 在分析了一些典型的编码技术的基础上，提出了组扩展编码方案，它采用 了变长到变长的编码方式，使代码字长度分布与游程长度分布一致，与传统的 变长到变长的编码方式不同的是，该方案对任意长度的0 游程和1 游程编码， 更广泛地适应于不同的编码对象，尤其对测试数据流中含有较多的不同数据位。 该方案的解码器独立于被测电路，因此特别适合于系统芯片中没有结构信息的 i p 核的测试。由于该编码方案具有高压缩率和很好的可适应性，使得它比 g o l o m b 、f d r 等编码更适用于低成本测试资源划分策略中，有着更广泛的应 用前景。 本论文的结构安排如下： 第一章绪论：首先介绍了s o c 测试的基本概念以及研究背景；接着给出 了s o c 测试的研究现状和研究意义；最后概要介绍了本文的主要工作，列出了 本文的创新点，并说明了本文的结构安排。 第二章s o c 测试数据压缩方法简介：在简单描述了常见i p 核的测试技术 之后，介绍了目前国内外已有的几种测试数据压缩方法。 第三章部分编码压缩方案：通过对m i n t e s t 集的分析，可以看出测试集中 很多0 游程长度为“0 的游程，有些电路甚至占一半以上。为了提高压缩率， 部分编码只对游程长度不为“0 ”的码字进行编码，当游程长度为o 时，即只有 一位“l ，直接用码字“1 ”表示，因此只需要1 位，当遇到游程程度大于0 时，使用部分编码码表进行编码。实验结果表明，该方法可以提高压缩率。 第四章组扩展编码在测试数据压缩中的应用：通过对测试集的分析，发 现测试集中除了包含大量的o 游程外，还包含有大量的1 游程。组扩展编码方 案采用变长到变长的编码方式对任意长度的0 游程和1 游程编码，组扩展编码 将每组的容量扩大一倍，这就充分利用短码字进行编码，更广泛地适应于不同 的编码对象，尤其对测试数据流中含有较多的不同数据位。通过理论分析和实 验验证了其具有较高的测试数据压缩率。 第五章总结与展望：对全文的工作进行了总结，概括了本文的主要意义， 并提出了今后的研究和发展方向。 6 第二章s o c 测试数据压缩方法简介 随着集成电路制造工艺的不断发展，系统和电路的规模在不断增大，芯片 集成度也在提高，特别是系统芯片( s y s t e m o n a c h i p ，s o c ) 的出现，使得测 试数据迅猛上升，自动测试设备( a u t o m a t e dt e s te q u i p m e n t ，a t e ) 性能要求 大幅度提高，需要更高的测试通道带宽来满足测试数据的传输，成本也随之增 加。通过集成各种知识产权( i n t e l l e c t u a lp r o p e r t y ，i p ) 核，系统芯片的功能更 加强大。系统芯片一方面不仅能够缩小系统的体积、降低成本，还可以减少板 极系统芯片间的互连延迟时问，进而提高整个系统的性能；另一方面它能够复 用大量具有i p 核，缩短了开发周期。但同时，也带来了诸如测试数据量和测试 时间快速增加，a t e 成本随着其速度、通道容量、存储器大小的增加，而迅速 的增长等问题。测试费用可占到芯片制造成本的一半以上【3 4 1 ，s o c 测试面临着 前所未有的挑战。 芯片的测试时间是影响芯片测试成本的重要因素之一，文献 2 6 给出了测 试成本模型。每个被测器件( d u t ) 的测试成本包括基础成本，操作成本，探 卡成本，将f a i l 器件进行封装产生的成本等。基础成本是在测试设备的折旧期 中消耗的测试成本。操作成本包括操作人员的工资、车间的费用、能耗的成本、 培训、维护等费用。探卡成本和封装成本直接与芯片的复杂程度、封装类型有 关，所需费用基本上是固定的。 一个芯片的测试时间却居于测试行为，包括低速的参数测试( 泄漏、接触 和电压级别等) 和告诉的矢量测试( 在a t e 环境中也称为功能测试) 。参数测 试的时间与管脚的数目成正比，因为这类测试必须应用于芯片的全部有效管脚。 矢量测试的时间依赖于适量的数目和时钟频率。通常数字芯片的测试时间在 3 8 s 之间。一般来说，混合信号和模拟电路比数字芯片的管脚数目要少。可是， 这类芯片的测试速度比较慢，测试时间一般在3 6 s 之间。芯片和探针处理是机 械的，只能以机器的速度执行。在处理中，可以通过流水线和并行机制是时间 达到最短，但是这一时间仍位于上面估计的测试时间之内。 基础成本是与测试需要的测试时间及a t e 的成本和a t e 总的可用时间有 关。通过减少测试时间、降低a t e 成本、延长a t e 使用时间等方法可以降低 测试的基础成本，为减少测试成本，芯片的测试时间和a t e 的成本必须得到控 制。而随着s o c 集成i p 核数目越来越多，测试数据量激增，而a t e 的传输带 宽有限，导致两者之间的矛盾日益突出。怎样减少测试数据量，缩短测试时间 已及降低对a t e 带宽的需求是s o c 测试面临的一个重要问题。 2 1s o c 测试技术 芯片电路测试是指将已知的输入激励施加到已知状态的单元中，然后把来 自电路的响应同已知的预期响应作比较评估。s o c 测试不仅仅指用a t e 对产品 7 进行测量，而是指对设计和制造的电路进行测试分析、开发和施加的一系列过 程，包括电路建模、测试模式生成、测试输入激励和测试响应分析的整个过程。 s o c 测试是制造s o c 的一部分，以确保s o c 物理芯片从内核或i p 模块的 整合、综合、集成直到制造( 含封装) 毫无缺陷。微系统芯片( 或i p 模块) 测 试是对集成( 或包装) 起来的电路或模块进行检测，它是通过测量系统芯片的 输出响应与预期输出做比较，以确定或评估s o c 产品的功能和性能的过程，是 验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 2 1 1 数字逻辑核测试 很多电路术语数字核的范围。这些电路包括微处理微控制器、d s p 模块以 及一些专用模块，诸如调制解调器、互联网调节器、总线控制器以及p c i 、u s b 与u a r t 等接口电路。 由于核提供商无从知道核电路的所有应用情况，因而就更增加了测试设计 的难度，也就是说与核的测试策略有关的限制应该很少甚至没有，以使得核的 同一个测试可以不太困难地应用于其他情况。由此就引出了新的问题；将核的 测试与芯片测试整合起来。还要注意，由于核提供商在开发核的测试策略是， 只能对核的继承者强加最少的访问、控制和观察的约束。 对于结构测试，首先需要将电路的物理缺陷模型化，建立故障模型，产生 测试激励。然后将测试激励从原始输入引入故障点，并将故障点的测试响应传 播到电路的原始输出，最后比较测试响应与无故障响应，判断电路是否有故障， 继而进行故障定位。在寄存器传输级和门级，常用的故障模型是固定型故障 ( s t u c k a t f a u l t ，s a f ) 。在考虑时延故障时，测试激励生成方法会有所不同。 但与固定型故障一样，也需要将激励引入故障点，然后比较测试响应。 2 1 2 存储器的测试 嵌入式存储器是s o c 设计中一个相当重要的部分。正如许多工业观察家和 i t r s f 8 】展望的那样，在过去的几年中，嵌入式存储器容量的增长非常迅速。对 于s o c 系统而言，它可能包括多个嵌入式存储器，且有些存储器的大小可能有 几兆位。现在，有些公司能够提供诸如s r a m 、d r a m 、r o m a 、e e p r o m 和 f l a s h 存储器的编译器以及些在特定工艺条件下进行优化过的模块。 嵌入式存储器的测试不论是在今天基于核设计的嵌入式s o c 系统中，还是 在复杂的微处理器中都是一个十分重要的问题。在许多情况下，这些存储器的 测试是使用内建自测试的方法来实现的；但是，在s o c 设计中，存储器的测试 还是有很多其他的方法。 由于存储器自身结构比较特殊的原因，使得其故障类型不同于一般逻辑电 路中的故障类型，这使得传统的扫描测试等测试技术不能满足其需要。所以对 于存储器核，有特定的物理缺陷模型。在测试存储器核的各种方法中，应用最 r 成功的就是存储器b i s t 。 b i s t 已被认为是用于嵌入式存储器测试的一种极为重要的方法，是目前大 规模存储器测试最通用的方法。该方法将b i s t 逻辑电路嵌入芯片内部，实现 片上b i s t 结构，通过给相应存储器核的外围加一层测试控制电路，作为存储 器核与芯片系统其他逻辑电路的接口，负责相应的测试及控制功能，最终实现 片上自动测试存储器核。 2 1 3 基于d s p 模拟和混合信号测试 测试的目的是检测出有缺陷的器件、获得改善制造工艺成品率的方法，从 而降低器件的制造成本。理想的测试是留下所有合格的器件和淘汰所有不合格 的器件。理想的模拟测试是非常昂贵的，因此实际的测试要求最小化通过的坏 器件数和淘汰的好器件数。测试的过程也通常根据器件的性能对它们进行分类。 由于模拟电路参数是连续的范围以及缺乏好的可接受的故障模型，因此模拟测 试比数字测试更困难。 s o c 嵌入式模拟电路测试的困难是缺乏可控制性可观察性。每个嵌入式的 模拟混合信号部件的引脚数是极其有限的，因此，直接施加测试和分析器响应 几乎是不可能的。另外，在s o c 测试中，数字和模拟部分的交互关系变得更为 密切，需要经常通过复杂的数字接口去访问模拟部分。在模拟电路测试时，另 一个主要问题是，模拟故障并