论文基于Verilog-HDL语言的DDS设计.doc

摘要摘 要频率合成技术广泛应用于通信、航空航天、仪器仪表等领域。目前，常用的频率合成技术有直接模拟频率合成，间接频率合成和直接数字频率合成。直接数字频率合成器(Direct Digital Frequency synthesizer，简称DDS)是一种全数字化的频率合成器，利用抽样定理作为理论基础，采用一个恒定的输入参考时钟以数据处理的方式产生频率相位可调的输出信号，输出的高频率幅度抽样序列经D/A转换后，可以得出任意无失真的连续波形。DDS系统由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。与模拟信号发生器相比, DDS产品具有低成本，高性能，功能集成以及小的封装尺寸等一系列优点。伴随着集成电路（IC）技术的发展，电子设计自动化（EDA）逐渐成为重要的设计手段，已经广泛应用于模拟与数字电子电路系统等许多领域。本文使用的Verilog HDL语言已经成为IEEE（国际电子电工标准）的标准语言，提供了数字电路设计从系统级到门级电路设计的完整解决方案。搭配Altera公司对应的两款开发平台，适应所有数字集成电路开发。本文基于以上理论和设计环境，选定CPLD/FPGA数字电路芯片作为物理工具，以Verilog HDL作为设计语言，主要以在单芯片上实现正弦序列、方波序列、三角波序列以及锯齿波函数序列为目的，着重研究DDS技术中对于频率以及幅度的调节方法，并尝试以Verilog HDL语言编写，然后在对应的仿真环境中得到结果。关键词：数字频率合成（DDS），Verilog HDL，FPGA，信号源 1ABSTRACTABSTRACTThe technique of Frequency Synthesis，which contains of Direct analog Synthesis，Indirect Synthesis and Direct Digital Synthesis, is widely used in the area of communication，Aeronautics and Astronautics，instrument and so on.Direct digital synthesis (DDS) is a technique of using digital signals to generate Frequency synthesizer. Basing on sampling theorem, DDS can output signals of any shape using the sampling pulse as a signal sequence. With the help of D/A convector,high-frequency range sample sequence can be drawn without any distortion Continuous waveform. A DDS system consists of Phase Accumulator，SineROM D/AConverter and Low Pass Filter. As the referenced frequency is fixed，the output frequency，the phase quantization noise and the resolution of frequency and phase are due to frequency word，the value of ROM and the bits of D/A converter，the bits of accumulator and ROM respectively.Compared with analog synthesizer, Todays DDS Products have advantage of cost一comPetitive，high一Perofrmance，functionally一integrated，and smallPackage一sized .With the development of integrated circuit (IC) technology, electronic design automation (EDA) has gradually become an important means of the design, also has been widely used in analog and digital electronic circuit system and many other fields. Verilog HDL, used in this article, has become the standard language of Institute of Electrical and Electronics Engineers (IEEE), providing complete solution of designing a digital circuit design from system-level circuit design into the gate-level. It meet the demand of digital system design with the Verilog HDL and the corresponding two development platform provided by Altera Corporation.Based on the above theory and design environment, the article selected CPLD/FPGA digital circuit chips as the physical tools and Verilog HDL as a language. Mainly focus on a single chip to achieve sine sequence, square-wave sequence, triangle wave sequence and sawtooth wave sequence,the article focusing on DDS technology in the frequency and phase adjustment methods. And translate it to Verilog HDL, then complier and simulate result in the corresponding simulation environment.Key words: Digital Synthesis (DDS), Verilog HDL, FPGA, signal generator3目录目 录第一章 EDA11.1 EDA背景、简介11.2 EDA设计环境及物理工具简介21.3 EDA数字设计分类31.4 EDA展望3第二章 HDL语言与可编程逻辑器件(PLD)52.1 HDL简介52.2 Verilog HDL和VHDL介绍52.3 可编程逻辑器件PLD简介72.4 Altera公司 CPLD/FPGA92.5 ACEXIK系列FPGA器件102.6 Altear可编程逻辑器件开发软件11第三章 数字频率合成原理143.1频率合成技术概述143.2频率合成器的实现方法143.3直接数字频率合成技术的现状与应用163.4本文的主要工作18第四章 基于Verilog HDL语言的DDS设计194.1直接数字频率合成器简介194.2 DDS系统流程及功能说明214.3各模块设计244.4 系统仿真344.5 外围电路设计424.6 下载到实验箱42第五章 设计总结465.1总结465.2展望46参考文献47致谢57附录：代码4856EDA第一章 EDA1.1 EDA背景、简介EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。1.2 EDA设计环境及物理工具简介EDA设计环境及物理工具简介EDA设计的软环境介绍:由于EDA已经广泛应用于的计算机辅助设计中，对应的技术支持也日益增加，在国内广泛应用的EDA设计工具可以分为以下三类：1) 系统级辅助设计工具：ISE（Xilinx），Quartus （Altera）2) 电路级辅助设计工具：Pspice（MicroSim） Protel（Altium）3) 物理实现辅助设计工具：OrCAD（OrCAD） Protel（Altium）而随着计算机软件的发展，又有更多的非专业EDA工具可以通过的接口来辅助EDA工具达到模拟、仿真的目的。从系统的初步设计直到系统的管理，再到系统仿真，现在的EDA工具提供了一套完整的解决方案，大大减轻了设计的的劳动强度。EDA设计的物理工具：经历的CAD时代的作为物理工具的PAL，GAL，和单片机等。EDA所能覆盖的物理工具进一步增大。其中运用最广的为：FPGA（FieldProgrammable Gate Array，现场可编程逻辑阵列）和CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）。CPLD/FPGA是80年代中后期出现的，其特点是具有用户可编程的特性。系统设计工程师可以在实验室中设计出专用IC（集成电路），实现系统的集成，从而大大缩短了产品开发、上市的时间，降低了开发成本。此外，CPLD/FPGA还具有静态可重复编程或在线动态重构的特性，使硬件的功能可以像软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且可以像软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且极大的提高了电子系统的灵活性和通用能力。和单片机相比，CPLD/FPGA基于数字IC的构造，虽然没有独立的运算功能，但是灵活性更强，应用面更广。而且由于是原生的数字电路芯片，不需要通过桥接或者嵌入就可以直接输出数字信号。所以CPLD/FPGA成为了竞争力很强的数字芯片。1.3 EDA数字设计分类作为数字系统而言，EDA常涉及以下三个方面：1)DDS（Direct Digital Synthesizer）直接数字频率合成：用于产生所需要的序列信号或模拟信号，可以达到输出任意周期波形的技术。是数字系统时钟以及校验位的发生装置。最典型的应用就是任意波形发生器（AWG，Any Waveform Generator）。2)DSP（Digital Signal Processing）数字信号处理：一门涉及许多学科而又广泛应用于许多领域的新兴学科。20世纪60年代以来，随着计算机和信息技术的飞速发展，数字信号处理技术应运而生并得到迅速的发展。数字信号处理是一种通过使用数学技巧执行转换或提取信息，来处理现实信号的方法。是一门数字通信领域专有的学科。3)DDC（Direct Digital Contro）直接数字控制：DDC主要用于系统的自动控制，计算机通过模拟量输入通道(AI)和开关量输入通道(DI)采集实时数据，然后按照一定的规律进行计算，最后发出控制信号来进行实时控制的技术。上述三项技术都是数字化的关键技术，而EDA技术通过对应的软环境和硬件工具可以模拟和实现。本文主要使用DDS技术来完成信号发生器的制作。1.4 EDA展望随着大规模集成电路设计和计算机技术的不断发展，EDA技术正在逐步成型，并且有应用广泛化、芯片专门化、硬件高速化、平台集成化的发展趋势。可以归为一下几个方面：1) 应用方面：EDA的领域将涉及到通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中。2) 种类方面：随着通信，信息以及工业自动化的发展，在各个领域中有专业的芯片以及专有的仿真下载环境：专业的DSP领域使用的DSP芯片、嵌入式平台系统中使用Nios芯片等等。3) 工艺方面：随着集成电子业的发展，现在推出的芯片的工艺已经达到了纳米级，其功耗和运行速度已经达到毫瓦和纳秒级。现在Alter和Xilinx公司推出的专用的60nm工艺FPGA芯片和DSP芯片。相信随着集成工艺的发展。对应的物理工具将朝着更低功耗，更高集成度和更快的响应速度发展。电子设计专家认为，印刷电路时代已经结束，未来将是EDA的时代，这是极具深刻洞察力的明世之言。随着微电子技术的飞速进步，电子学进入了一个崭新的时代。其特征是电子技术的应用以空前规模和速度渗透到各行各业。各行各业自己专用集成电路（ASIC）的设计要求日趋迫切，现场可编程器件的广泛应用，为各行各业的电子系统设计工程师自行开发本行业专用的ASIC提供了技术和物质条件。与单片机系统开发相比，利用EDA技术对FPGA/CPLD的开发，通常是一种借助于软件方式的纯硬件开发，可以通过这种途径进行专用ASIC开发，而最终的ASIC芯片，可以是FPGA/CPLD，也可以是专制的门阵列掩模芯片，FPGA/CPLD起到了硬件仿真ASIC芯片的作12。HDL语言与可编程逻辑器件（PLD）第二章 HDL语言与可编程逻辑器件(PLD)2.1 HDL简介主流的HDL分为VHDL和Verilog HDL。并逐步统一了硬件设计的设计方法，规范了设计流程。并且创造了简化和优化的设计方案。VHDL诞生于1982年。在1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。VHDL早在1987年成为了IEEE-1076-1987号标准。并在1993年修改，制定成IEEE-1076-1993标准。Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创。由于其语言是基于硬件设计诞生的，所以设计的电路稳定性高，综合性能强。随后更多的硬件供应上开始加入Verilog HDL语言的阵营，终于Verilog HDL于1995年12月，成为了IEEE1364-1995号标准。2.2 Verilog HDL和VHDL介绍作为EDA和CAD的分水岭，VHDL语言和Verilog HDL将繁多复杂的设计语言规划和统一成为一类设计语言，并将设计标准化，规模化和统一化。VHDL和Verilog HDL 成为了EDA设计的一个里程碑，本节将简述VHDL和Verilog HDL的特性和异同。VHDL语言：VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本（简称93版）。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL和早期硬件描述语言相比有：功能强大、设计灵活、易于修改、很强的移植能力等等有点。在成为标准之前，就已经有很多EDA工具厂商宣布了支持VHDL语言或有VHDL转化的对应接口。VHDL在模型设计上更注重行为的模拟和模块的描述。所以得到很多的EDA研究者和初学者的青睐。Verilog HDL 语言：Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。Verilog HDL在语言描述风格上传承了上一代硬件描述语言的解释风格，所以描述的器件在编译和综合时适应能力强，系统可以自动优化。虽然对应语言的解读性能较弱。但是仿真以后的纠错能力强。Verilog HDL在模型上注重结构和数据的解释，所以得到EDA生产厂商的喜爱，Verilog HDL成为了一种开放的商业EDA语言。Verilog HDL语言和VHDL语言的比较。Verilog HDL语言和VHDL同时作为业界标准，采用了完全不同的建模方法和描述风格。由于本章篇幅有限，这个论题不能完全的展开。对于已经成型已久的两种语言，可以用以下两个关键字来阐述Verilog 和VHDL的区别：1.编程风格VHDL：编程风格比较严谨。每一个变量都需要定义类型，变量赋值都需要强属性赋值。这样做的好处是避免综合器对语法产生歧义，移植性强。缺点是对应的代码冗余度大，代码体积大。Verilog：编程风格比较开放。对应模型的调用和声明不需要多余参量的干预，Verilog编译器会自动找出最优化的综合方式。这样的编程风格的优点是：代码简洁，冗余度小，代码的容错度和扩展弹性强。缺点是对于不同的仿真环境，综合器的语句可能导致歧义，移植能力不强。2. 语言功能：VHDL和Verilog HDL的语言功能可以由图2-1直观的表现出差异：门级描述逻辑描述算法级描述RTL描述系统级描述VerilogVHDL图2-1：Verilog HDL和VHDL的语言功能从上面两个关键字我们已经简要的介绍了VHDL和Verilog HDL的区别6。2.3 可编程逻辑器件PLD简介PLD的出现与EDA技术的发展是密不可分的。PLD的问世与发展，使系统设计者自己设计专用集成电路(ASIC)并在最短时间内将设计出的ASCI芯片投入实际应用成为可能。早期的PLD只有可编程只读存储器P(ROM)、紫外线可擦除的只读存储器(EPRoM)和电可擦除只读存储器(EZPROM)三种。由于结构的限制，这类芯片只能完成简单的数字逻辑功能。之后出现了稍复杂的PLD，主要是可编程逻辑阵列(队L)和通用逻辑阵列(GAL)，其中，GAL是在APL的基础上改进、提高的，可完成一些不太复杂的数字逻辑功能，一般集成度不超过1000门。典型的APL由一个可编程的“与”阵列和一个固定的“或”阵列构成，其输出可通过寄存器有选择地被设置为寄存状态或直通。由于任意一个组合逻辑都可以用“与一或”表达式来描述，所以APL能以乘积和的形式完成大量的组合逻辑功能。GAL的输出结构是可编程逻辑宏单元，具有更大的灵活性和更强的逻辑功能。实现APL编程的工艺有反熔丝技术、EPROM技术和EZPROM技术，GAL采用的是EZPROM工艺进行编程，目前仍有广泛应用。早期的PLD的一个共同特点是可以实现速度特性良好的数字逻辑功能，但由于物理结构较简单，只能实现规模较小的数字电路。20世纪80年代中期，Altera公司和Xilinx公司分别推出了复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)。CPLD/FPGA体系结构和逻辑单元灵活，集成度高，易于编程，可多次、随时更改内部的逻辑功能，因而可实现一个复杂的数字系统。目前CPLDF/PGA受到广大电子设计人员的广泛关注和普遍欢迎，掌握CPLD/FPGA的设计方法己成为一名电子工程师的必要条件。经过20年的发展，许多知名公司开发了种类繁多的CPLD/FPGA器件。与AsIC相比，cPLDF/PGA具有设计周期短，设计制造成本低、开发工具先进、标准产品无需测试、质量稳定、可实现在线检验等优点，已广泛应用于数字系统和数字产品的设计与生产中，可实现简单如普通门电路，复杂如CPU的数字系统3。2.4 Altera公司 CPLD/FPGAAtlera的CPLD/FPGA具有良好的性能，极高的密度和非常大的灵活性，除了具有一般CPLD/FPGA的特点外，还具有改进的结构，先进的处理技术，现代化的开发工具及多种宏功能模块可选用等优点。(1)高性能高性能集中体现在技术和结构上，Altera器件采用铜铝布线的先进的CMOS技术，具有非常低的功耗和相当高的速度，而且采用连续式互联结构，提供快速的、连续的信号延时。(2)高集成度Atlera公司的CPLDF/PGA规模很大，在大容量和多1/0引脚等方面扩大了CPLD的使用范围，为使用者将大规模的电路实现在一块芯片中，为系统集成提供了条件。Altera公司CPLDF/PGA产品密度从几百门到几百万门，为电子设计工程师提供了很好的解决方案。(3)高性价比由于Altera公司不断采用先进的产品开发与生产制造工艺，经过10多年成功经验的积累，使其产品开发技术及生产工艺等方面尤为先进，从而降低了产品成本，提高了产品性能。(4)在线配置(ISP)功能Ahera公司的产品一般都具备ISP功能。IPS功能就是使用CPLD/FPGA带有的JATG测试端口，可以在一个独立的生产过程中对器件进行编程，并对PCB进行功能测试。ISP功能不仅提高了产品设计的灵活性，简化了样品制作过程及流水线生产过程，而且能实现产品的快速而有效的现场升级和更新换代。(5)较短的开发周期Alerta公司的快速、直观、易于使用的Quartus和Marx+plusH软件能大大缩短开发周期，从设计输入、处理、检验和器件编程诸项工作一共只需几小时。(6)丰富的优化宏函数由于Altera的cPLDF/PGA有高达数百万门的集成度，使得在单个CPLD/FPGA中实现一个完整的数字系统成为可能。为了提高集成度和进一步缩短开发周期，Aletar提供了Mgeacore宏函数。宏函数具有高度的灵活性及固定功能器件所不能达到的性能，如总线通信协议，数字信号处理(DSP)，图象处理，高速网络，微处理器等。2.5 ACEXIK系列FPGA器件本次设计采用的CPLD/FPGA是ACEXIK系列。ACEXIK系列器件的特点是将查找表(LUT)和内嵌阵列块(EAB)相结合，提供了效率最高而又廉价的结构。基于LUT的逻辑对数据路径管理，寄存器强度，数学计算和数字信号处理的设计提供优化的性能和效率，而EAB可实现ROM、RAM、双口RAM或FIFO功能，这使得ACEXIK系列器件适合于复杂逻辑及存储器功能，如DSP，宽域数据路径管理，数据变换和微处理器等各种高性能通信应用。基于可重构CMOSSDRAM单元，ACEXIK结构具有实现一般门阵列宏功能所需的所有特征，相应的多引脚数提供与系统元器件的有效接口。先进的处理功能和2.5V低电压要求使得ACEXIK器件满足廉价和高容量的应用要求。每个ACEXIK器件包含一个实现存储器及特殊逻辑功能的增强型嵌入式阵列和实现一般逻辑的逻辑阵列。嵌入式阵列由一系列EAB组成，每个EAB提供4096位。逻辑阵列由逻辑阵列块(LAB)组成，每个LAB包含八个逻辑单元(LE)和一个局部互连，一个LE由一个四输入LUT、一个可编程寄存器和为了实现进位及级联功能的专用信号路径组成。八个LE可实现中规模的逻辑块，如八位计数器，地址译码器或状态机，或跨LAB进行组合以建立更大的逻辑块。每个LAB代表大约%个可用逻辑门4。2.6 Altear可编程逻辑器件开发软件Aletar公司在推出各种可编程逻辑器件的同时，也不断升级其相应的开发工具软件。目前，其主要开发软件有MAX+PLusll和Quartus11。本次设计采用的是MAX+PLUS11和Quartus11（1）MAX+PLUSll的特点MAX+PLUSll提供了与结构无关的设计环境，支持FLEX、MAX及Classic等系列器件的开发。MAX十PLUSll具有开放的界面，可与其它工业标准的EDA设计输入、综合及校验工具连接，支持多平台工作，既可以在WindowS下运行，也可以在SunSAPCStations、HPgOOOSeries700/800IBMRISCSystem/6OO工作站上运行。MAX+PLUSll提供丰富的逻辑功能库供设计人员调用，其中包括74系列全部器件的等效宏功能库和多种特殊的宏功能(MacorFunctino)模块以及参数化的宏功能(Mgaeufnctino)模块。MAX+PLUSll还具有开放核的特点，允许设计人员添加自己的宏功能模块:。充分利用这些逻辑功能模块，可以大大减轻设计的工作量，缩短开发周期。MAX+PLUSll支持各种HDL语言设计输入，包括VHDL，VERilog HDL和Altera自己的硬件描述语言AHDL.(2) Quartus11的特点QuartusII design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。 QuartusII design 提供完善的 timing closure 和 LogicLock 基于块的设计流程。QuartusII design是唯一一个包括以timing closure 和基于块的设计流为基本特征的programmable logic device (PLD)的软件。Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程。Altera Quartus II （3.0和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对 Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件2.0版Quartus II设计软件现在除了支持Altera的APEX 20KE，APEX 20KC， APEX II，ARM的Excalibur嵌入处理器方案，Mercury，FLEX10KE和ACEX1K之外，还支持MAX3000A，MAX7000系列乘积项器件。MAX3000A和MAX7000设计者现在可 以使用QuartusII设计软件中才有的所有强大的功能。软件体积缩小，运行速度加快。QuartusII2.0安装软件为290M,完全安装为700M,如果定制安装，不选择Excalibur嵌入处理器，则安装所需空间为 460M,比QuartusII1.1版本减少一半以上的空间要求，却能支持ALTERA全部芯片的开发。同时软件的装载，编译，仿真速度比1.1版本大 大加快。LogicLock设计流程把性能提升15%。QuartusII2.0 设计软件通过增强层次LogicLock模块级设计方式，将性能平均改善15%。 LogicLock设计流程把整个模块的放置交由设计者控制，如果必要的话，可以采用辅助平面布置。LogicLock设计流程运行设计者单独地优化和锁定每个模块的性能，在大型SOPC设计的构建过程中也保持整个系统的性能。2.0版Quartus II设计软件把新的LogicLock设计流程算法集成到未来的Altera器 件中，该算法充分利用了模块级设计的优势。采用快速适配选项缩短编译时间。QuartusII2.0增加了一个新的快速适配编译选项，选择中这个选项，将会比缺省设置要缩短50%的编译时间。快速适配功能保留了 最佳性能的设置，加快了编译过程。这样布局适配算法反复的次数更少，编译速度更快，对设计性能的影响最小。新的功能减小了系统级验证。2.0版Quartus II设计软件引入了新的功能，加快验证过程，这通常是SOPC设计流程中最漫长的阶段。在最初的编译时间中，新的 SignalProbe技术允许用 户在保留设计最初布线，时限和设计文件的同时把内部节点引到未用的管脚进行分析。SignalProbe技术完成了现有SignalTap嵌入逻辑分析的功能。 而且，设计者能够使用新版本中提供的HDL测试模板快速地开发HDL仿真矢量。2.0版 Quartus II设计软件也可以自动地从QuartusII仿真器波形文件中创建完整的HDL测试平台。2.0版Quartus II设计软件也支持高速I/O设计，生成专用I/O缓冲信息规范（IBIS）模型导入到常用的EDA信号集成工具中。IBIS模型 根据设计中每个管脚的I/O标准设置来定制，简化第三方工具的分析。目前最高版本为8.0。Altera 公司每出一个新版本都会缩短其编译速度。因为它的编译速度实在是很慢。5.0版以上支持双核CPU的嵌入。Altera Quartus II 作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。数字频率合成原理第三章 数字频率合成原理3.1频率合成技术概述所谓频率合成技术指的是由一个或者多个具有高稳定度和高精确度的频率参考源，通过在频率域中的线性运算得到具有同样稳定度和精确度的大量的离散频率的技术。完成这一功能的装置被称为频率合成器。频率合成器应用范围非常广泛，特别是在通信系统、雷达系统中，频率合成器起了极其重要的作用。随着电子技术的不断发展。频率合成器的应用范围也越来越广泛，对其性能要求也越来越高。频率合成器的主要指标有以下这些:(l)输出频率的范围指的是输出的最小频率和最大频率之间的变化范围。(2)频率稳定度指的是输出频率在一定时间间隔内和标准频率偏差的数值，它分长期、短期和瞬间稳定度三种。(3)频率分辨率指的是输出频率的最小间隔。(4)频率转换时间指的是输出由一种频率转换成另一种频率的时间。(5)频谱纯度频谱纯度以杂散分量和相位噪声来衡量，杂散分为谐波分量和非谐波分量两种，主要由频率合成过程中的非线性失真产生;相位噪声是衡量输出信号相位抖动大小的参数。(6)调制性能指的是频率合成器是否具有调幅(AM)、调频(FM)、调相(PM)等功能。3.2频率合成器的实现方法频率合成器的实现方法大体可以分成三种:直接频率合成、间接频率合成、直接数字频率合成。下面对这三种方法进行一下简单的介绍:(1)直接频率合成直接频率合成是一种比较早期的频率合成方法，这种频率合成方法使用一个和多个标准频率源先经过谐波发生器产生各次谐波，然后经过分频、倍频、混频滤波等处理产生所需要的各个频点。这种方法产生的波形，相噪小，频率转换时间短。但是直接频率合成设备比较复杂笨重，并且容易产生杂散。(2)间接频率合成间接频率合成又称之为锁相频率合成。采用了锁相环技术，对频率进行加、减、乘、除，产生所需的频率。由于锁相环相当于一个窄带跟踪滤波器，所以锁相频率合成的方法对杂散有很好的抑止作用。锁相式频率合成器还易于集成化。但是锁相式频率合成器的频率转换时间比较长，而且在单环的情况下很难做到很小的频率分辨率。(3)直接数字频率合成(DDS)直接数字频率合成是一种比较新颖的频率合成方法。随着科学技术的日益发展这种频率合成方法也越来越体现出它的优越性来。DDS是一种全数字化的频率合成方法。DDS频率合成器主要由频率寄存器、相位累加器、波形ROM、D/A转换器和低通滤波器组成。在系统时钟一定的情况下，输出频率决定于频率寄存器的中的频率字。而相位累加器的字长决定了分辨率。基于这样的结构DDS频率合成器具有以下优点:频率分辨率高，输出频点多，可达2个频点(假设DDS相位累加器的字长是N);频率切换速度快，可达us量级;频率切换时相位连续;可以输出宽带正交信号;输出相位噪声低，对参考频率源的相位噪声有改善作用;可以产生任意波形;全数字化实现，便于集成，体积小，重量轻。3.3直接数字频率合成技术的现状与应用由于DDS的自身特点决定了它存在这以下两个比较明显的缺点:一是输出信号的杂散比较大，二是输出信号的带宽受到限制。DDS输出杂散比较大这是由于信号合成过程中的相位截断误差、D/A转换器的截断误差和D/A转换器的非线性造成的。当然随着技术的发展这些问题正在逐步的到解决。如通过增长波形ROM的长度减小相位截断误差。通过增加波形ROM的字长和D/A转换器的精度减小D/A量化误差。在比较新的DDS芯片中普遍都采用了12bit的D/A转换器。当然一味靠增加波形ROM的深度和字长的方法来减小杂散对性能的提高总是有限的。国内外学者在对DDS输出的频谱做了大量的分析以后，总结出了误差的频域分布规律建立了误差模型，在分析DDS频谱特性的基础上又提出了一些降低杂散功率的方法:可以通过采样的方法降低带内误差功率，可以用随机抖动法提高无杂散动态范围(在D/A转换器的低位上加扰打破DDS输出的周期性，从而把周期性的杂散分量打散使之均匀化)。此外随着集成电路制造工艺的逐步提高，通过采用先进的工艺和低功耗的设计，数字集成电路的工作速度已经有了很大的提高。现在最新的DDS芯片工作频率已经可以达到1GHz。这样就可以产生频带比较宽的输出信号了。为了进一步提高DDS的输出频率，产生了很多DDS与其他技术结合的频率合成方法。如当输出信号是高频窄带信号的时候可以用混频滤波的方法扩展DDS的输出，也可以利用DDS的频谱特性来产生高频信号，如输出它较高的镜像频率。DDS和PLL相结合的方法也是一种有效的方法。这种方法兼顾了两者的优点，既有较高的频率分辨率，又有较高的频谱纯度。DDS和PLL相结合一般有两种实现方法:DDS激励PLL的锁相倍频方式和PLL内插DDS方式。DDS不仅可以产生正弦波同时也可以产生任意波，这是其他频率合成方式所没有的。任意波在各个领域特别是在测量测试领域有着广泛的应用。通过DDS这种方法产生任意波是一种简单、低成本的方法，通过增加波形点数可以使输出达到很高的精度，这都是其他方法所无法比拟的。自80年代以来各国都在研制DDS产品，并广泛的应用于各个领域。其中以AD公司的产品比较有代表性。如AD7O08、AD985O、AD9851、AD9852、AD9858等。其系统时钟频率从30MHz到300MHz不等，其中的AD9858系统时钟更是达到了1GHz。这些芯片还具有调制功能。如AO7008可以产生正交调制信号，而AD9852也可以产生FSK、PSK、线性调频以及幅度调制的信号。这些芯片集成度高内部都集成了D/A转换器，精度最高可达12bit。同时都采用了一些优化设计来提高性能。如这些芯片中大多采用了流水技术，通过流水技术的使用，提高了相位累加器的工作频率，从而使得DDS芯片的输出频率可以进一步提高。通过运用流水技术在保证相位累加器工作频率的前提下，相位累加器的字长可以设计得更长，如AD9852的相位累加器达到了48位。而不是之前型号的32位，这样输出信号的频率分辨率大大提高了。同时为了抑止杂散这些芯片大多采用了随机抖动法提高无杂散动态范围(这是由于DDS的周期性，输出杂散频谱往往表现为离散谱线，随机抖动技术使离散谱线均匀化，从而提高输出频谱的无杂散动态范围)。运用DDS技术生产的DDS任意波型信号发生器是较新的一类信号源并，且已经广泛投入使用。它不仅能产生传统函数信号发生器能产生的正弦波、方波、三角波、锯齿波，还可以产生任意编辑的波形。由于DDS的自身特点，还可以很容易的产生一些数字调制信号，如FSK、PSK等。一些高端的信号发生器甚至可以产生通讯信号。同时输出波形的频率分辨率、频率精度等指标也有很大的提高58。3.4本文的主要工作(1)介绍DDS频率合成器的基本原理和结构.(2)完成了该款DDS任意波形信号发生器的电路的总体设计和各个模块的硬件设计，用FPGA实现了正弦波，方波，三角波，锯齿波的输出。(3)完成了系统软件的编制和系统的仿真基于Verilog HDL语言的DDS设计第四章 基于Verilog HDL语言的DDS设计4.1直接数字频率合成器简介直接数字频率合成器（Direct Digital Synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由加法器、寄存器、波形存储ROM、D/A转换器和低通滤波器（LPF）构成9。DDS的原理框图如下图所示： D/AROM寄存器LPF波形控制字WN位K参考信号fc加法器D位图4-1 DDS原理图其中K为频率控制字、W为波形控制字、fc为参考时钟频率，N为相位累加器的字长，D为ROM数据位及D/A转换器的字长。相位累加器在时钟的控制下以步长K作累加，输出的N位二进制数经过寄存器ROM的地址，对波形ROM进行寻址，波形控制字W控制输出的波形类。，波形ROM输出D位的幅度码经D/A转换器变成阶梯波，再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的幅度码，因此用DDS可以产生任意波形。4.1.1 频率预置与调节电路K被称为频率控制字，也叫相位增量。DDS方程为：f=fK/2，f为输出频率，fc为时钟频率。当K=1时，DDS输出最低频率（也即频率分辨率）为f/2，而DDS的最大输出频率由Nyquist采样定理决定，即f/2。因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS的输出频率，只要改变频率控制字K即可。4.1.2累加器相位累加器由N位加法器与N位寄存器级联构成。每来一个时钟脉冲fc，加法器将频率控制字K与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的的数据输入端。寄存器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端；以使加法器在下一个时钟作用下继续与频率控制字进行相加。这样，相位累加器在时钟的作用下，进行相位累加。当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作。4.1.3 波形选择通过改变波形控制字W可以控制输出信号的波形。由于波形存储器中的不同波形是分块存储的，所以当波形控制字改变时，ROM查表选择不同的起始地址，从而输出不同类型的波形。4.1.4 波形存储用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位一幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。N位的寻址ROM相当于把信号离散成具有2个样值的序列，若波形ROM有D位数，位，则2个样值的幅值以D位二进制数值固化在ROM 中，按照地址的不同可以输出相应相位的信号幅值。4.1.5 D/A转换D/A转换器的作用是把合成的数字量转换成模拟量。幅度量化序列经D/A转换后变成了包络为正弦波的阶梯波。需要注意的是，频率合成器对D/A转换器的分辨率有一定的要求，D/A转换器的分辨率越高，合成的信台阶数就越多