移相正弦信号发生器设计ppt课件.ppt

采用直接数字综合器DDS发生器的设计 移相正弦信号发生器设计 FW 是8位频率控制字 PW 是8位相移控制字 正弦波ROM是存放正弦波数据的 10位数据线 10位地址线 POUT和FOUT分别为10位输出 可以分别与两个高速D A相接 他们分别输出参考信号和可移相正弦波信号 原理 图1是此电路模型图 32位加法器和32位寄存器是控制 地址步长 的 控制了频率 10位加法器和10位寄存器是控制读取正弦波ROM1与读取正弦波ROM2的 地址差 控制相位差 移相 1 POUT FW 10位加法器 10位寄存器 正弦波ROM1 32位加法器 32位寄存器 正弦波ROM2 PW FOUT 9 2 31 22 31 22 27 20 31 0 31 0 CLK 图1基于DDS的数字移相信号发生器电路模型图 2 图2数字式移相信号发生器完整结构 3 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYDDS VHDLIS 顶层设计PORT CLK INSTD LOGIC 系统时钟FWORD INSTD LOGIC VECTOR 7DOWNTO0 频率控制字PWORD INSTD LOGIC VECTOR 7DOWNTO0 相位控制字FOUT OUTSTD LOGIC VECTOR 9DOWNTO0 可移相正弦信号输出POUT OUTSTD LOGIC VECTOR 9DOWNTO0 参考信号输出END 数字移相信号发生器顶层设计文件 4 5 SIGNALF32B STD LOGIC VECTOR 31DOWNTO0 SIGNALD32B STD LOGIC VECTOR 31DOWNTO0 SIGNALDIN32B STD LOGIC VECTOR 31DOWNTO0 SIGNALP10B STD LOGIC VECTOR 9DOWNTO0 SIGNALLIN10B STD LOGIC VECTOR 9DOWNTO0 SIGNALSIN10B STD LOGIC VECTOR 9DOWNTO0 BEGINF32B 27DOWNTO20 F32B B D32B S DIN32B u2 REG32BPORTMAP DOUT D32B DIN DIN32B LOAD CLK u3 SIN ROMPORTMAP address SIN10B q FOUT inclock CLK u4 ADDER10BPORTMAP A P10B B D32B 31DOWNTO22 S LIN10B u5 REG10BPORTMAP DOUT SIN10B DIN LIN10B LOAD CLK u6 SIN ROMPORTMAP address D32B 31DOWNTO22 q POUT inclock CLK END 6 SIGNALF32B STD LOGIC VECTOR 31DOWNTO0 SIGNALD32B STD LOGIC VECTOR 31DOWNTO0 SIGNALDIN32B STD LOGIC VECTOR 31DOWNTO0 SIGNALP10B STD LOGIC VECTOR 9DOWNTO0 SIGNALLIN10B STD LOGIC VECTOR 9DOWNTO0 SIGNALSIN10B STD LOGIC VECTOR 9DOWNTO0 BEGINF32B 27DOWNTO20 F32B B D32B S DIN32B u2 REG32BPORTMAP DOUT D32B DIN DIN32B LOAD CLK u3 SIN ROMPORTMAP address SIN10B q FOUT inclock CLK u4 ADDER10BPORTMAP A P10B B D32B 31DOWNTO22 S LIN10B u5 REG10BPORTMAP DOUT SIN10B DIN LIN10B LOAD CLK u6 SIN ROMPORTMAP address D32B 31DOWNTO22 q POUT inclock CLK END 7 32位加法器 10位加法器略去LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYADDER32BISPORT A INSTD LOGIC VECTOR 31DOWNTO0 B INSTD LOGIC VECTOR 31DOWNTO0 S OUTSTD LOGIC VECTOR 31DOWNTO0 ENDADDER32B ARCHITECTUREbehavOFADDER32BISBEGINS A B ENDbehav 8 32位寄存器 10位寄存器略去LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYREG32BISPORT CLK INSTD LOGIC DIN INSTD LOGIC VECTOR 31DOWNTO0 DOUT OUTSTD LOGIC VECTOR 31DOWNTO0 ENDREG32B ARCHITECTUREbehavOFREG32BISBEGINPROCESS CLK DIN BEGINIFCLK EVENTANDLoad 1 THENDOUT DIN ENDIF ENDPROCESS ENDbehav 9 设CLK 1MHZ ROM地址线位10条 000 3FFH 1024个 下一个CLK ADD 008H 8D 扫描一次ROM需要的CLK 1024 8 128 当FW 08H 8D 输出频率 7 8125KHZ 扫描一次ROM需要的时间 1 S 128 128 S 下一个CLK ADD 001H 1D 扫描一次ROM需要的CLK 1024 1 1024 当FW 01H 1D 输出频率 976HZ 扫描一次ROM需要的时间 1 S 1024 1024 S 10 设CLK 1MHZ ROM地址线位10条 000 3FFH 1024个 当