半导体集成电路第3章上.ppt

半导体集成电路 南京理工大学电光学院 晶体管 晶体管逻辑 TTL 电路 双极型逻辑电路简要历史六管单元TTL与非门两管单元TTL与非门四管 五管单元TTL与非门六管单元TTL与非门STTL和LSTTL电路TTL门电路逻辑扩展简化逻辑门 双极型逻辑电路简史 直接耦合晶体管逻辑电路 DCTL 存在 抢电流 现象 第一种实用的双极型数字电路 电阻 晶体管逻辑 RTL 电路电阻 电容 晶体管耦合逻辑 RCTL 电路 DTL与非门电路 速度慢 TTL系列 第一代TTL 包括LTTL HTTL输入级引入多发射极晶体管输出级采用有源负载第二代TTL 包括STTL LSTTL 双极型逻辑电路简要历史六管单元TTL与非门两管单元TTL与非门四管 五管单元TTL与非门六管单元TTL与非门STTL和LSTTL电路TTL门电路逻辑扩展简化逻辑门 2020 1 14 8 2020 1 14 9 简易TTL与非门 与非门 两管单元TTL与非门 2020 1 14 10 简易TTL与非门 两管单元TTL与非门工作原理 4K 4K 4K 4K 几个假设 1 发射极正向压降 当晶体管正向工作时 取VbeF 0 7V 而当晶体管饱和时 取VbeS 0 7V 2 集电结正向饱和压降 取VbcF 0 6 0 7V 3 晶体管饱和压降 当T1管深饱和时 因Ic几乎为零 取VceS 0 1V 其余管子取VceS 0 3V 2020 1 14 11 简易TTL与非门 1 输入信号中至少有一个为低电平的情况 R1 R2 VCC B1 A B C 1V VIL 0 3VVB1 VBE1 VIL 0 3V 0 7V 1V VB1被嵌位在1V IB1 VCC 1V R1 5V 1V 4K 1mA 4K 4K IC1 B2 0 4V T1管的集电结反偏 Ic1很小 满足 IB1 Ic1 T1管深饱和 VCES1 0 1V VB2 VCES1 VIL 0 4V 2020 1 14 12 简易TTL与非门 2 输入信号全为高电平 R1 R2 VCC B1 A B C 1 4V VIH 5VVB1 VBC1 VBE2 0 7V 0 7V 1 4V VB1被嵌位在1 4V 4K 4K IC1 B2 T1管的发射结反偏 集电结正偏 工作在反向有源区 集电极电流是流出的 T2管的基极电流为 IB2 IC1 IB1 bIB1 IB1 b 0 01 IB1 VCC VB1 R1 5V 1 4V 4K 0 9mA IB2 0 9mA T2管饱和 T2管的饱和电压VCES 0 3V VOL 0 3V 2020 1 14 13 0 7V T1管工作在反向放大区 假设 F 20 R 0 02 IB1 VCC VB1 R1 5V 1 4V 4K 0 9mA IE1 RIB1 0 02 0 9 0 018mA IC1 R 1 IB1 0 918 IB2 假设T2管工作在正向放大区 在R2上产生的压降为18mA 4K 72V 4K 4K 不成立 2020 1 14 14 两管单元TTL与非门的静态特性 电压传输特性 VO V VOH VOL Q1 Vi V Q2 VOH 输出电平为逻辑 1 时的最大输出电压 VOL 输出电平为逻辑 0 时的最小输出电压 VIL 仍能维持输出为逻辑 1 的最大输入电压 VIH 仍能维持输出为逻辑 0 的最小输入电压 VIL VIH 2020 1 14 15 高噪声容限 低噪声容限 不定区 VIH VIL 1 0 VOH VOL VNMH VNML GateOutput GateInput VNML VIL VOLVNMH VOH VIH 在前一极输出为最坏的情况下 为保证后一极正常工作 所允许的最大噪声幅度 噪声容限 2020 1 14 16 有效低电平输出 输入低电平有效范围 0 VIL 有效高电平输出 VIH VDD 过渡区 VOH VOL 噪声 噪声幅值 VOL VIL 噪声幅值 VIL VOL 高电平 噪声 噪声幅值 VIH VOH 噪声幅值 VOH VIH 低电平 NMH VOH VIH NML VIL VOL 噪声抑制与噪声容限 高噪声容限 低噪声容限 2020 1 14 17 VO V VOH VOL Vi V VIL VIH VL VNMH VOH VIH VNML VIL VOL VNML VNMH 2020 1 14 18 2 抗干扰能力 VO V VOH VOL Vi V VIL VIH VO V VOH VOL Vi V VIL VIH VO V VOH VOL Vi V VIL VIH 2020 1 14 19 VA 0 0 6V 0 6V 0 6V VNMH VOH VIH VNML VIL VOL VNML 0 6V 0 3V 0 3V 两管单元非门的噪声容限 2020 1 14 20 简易TTL与非门 2 负载能力 2020 1 14 21 两管单元TTL与非门的静态特性 负载能力 能够驱动多少个同类负载门正常工作 NN 扇出 2020 1 14 22 R1 R2 VCC B1 B2 T1 T2 4K 4K 1 求低电平输出时的扇出 解 负载电流IC NNIIL IIL N个 IC IIL IIL VCC VBES R1 5V 0 7V 4K 1 1mA 解得 NN 3 2020 1 14 23 R1 R2 VCC B1 B2 T1 T2 4K 4K 2 求高电平输出时的扇出 要求保证输出高电平 3V 解 负载电流IC NNIIH IIH N个 IC IIH IIH IE 0 018mA VOH VCC ICR2 3V NN 25 25 2020 1 14 24 两管单元TTL与非门的静态特性 3 直流功耗 P ICC VCC 静态功耗 电路导通和截止时的功耗 1 空载导通电源电流ICCL 2 空载截止电源电流ICCH 3 电路平均静态功耗 4K 4K 2020 1 14 25 两管单元TTL与非门的瞬态特性 延迟时间下降时间存储时间上升时间 Vi t 0 Vi t 0 t0 t1 t2 t3 t4 t5 td t1 t0tf t2 t1ts t4 t3tr t5 t4 2020 1 14 26 平均传输延迟时间tpd 导通延迟时间tPHL 输入波形上升沿的50 幅值处到输出波形下降沿50 幅值处所需要的时间 截止延迟时间tPLH 从输入波形下降沿50 幅值处到输出波形上升沿50 幅值处所需要的时间 平均传输延迟时间tpd 返回 2020 1 14 27 简易TTL与非门的缺点1 输入抗干扰能力小2 电路输出端负载能力弱3 IB2太小 导通延迟改善小 四管单元与非门 2020 1 14 28 简易TTL与非门的版图 接触孔 集电区 基区 发射区 电阻 电源线 VCC VSS 2020 1 14 29 典型四管单元TTL与非门 R5 2020 1 14 30 典型四管单元TTL与非门 T3 T5 T2管使电路低电平噪声容限VNML提高了一个结压降 因此电路抗干扰能力增强 T3 T5构成推挽输出 又称图腾柱输出 使电路负载能力增强 T5基极驱动电流增大 电路导通延迟得到改善 R1 R2 VCC VO B1 B2 T1 T2 电平移位作用 R3 R4 180 2020 1 14 31 两管单元TTL与非门 电路抗干扰能力小电路输出端负载能力弱IB2小 导通延迟较大 四管单元TTL与非门 T2管的引入提高了抗干扰能力 有源负载的引入提高了电路的负载能力 2020 1 14 32 电路导通时 T2 T5饱和 VO VOL这时 T2管的集电极和输出之间的电位差为 VC2 VO VCES2 VBES5 VCES5 VBES5 0 8V T5和D不能同时导通 D起了电平移位的作用 R5 T3 2020 1 14 33 T5 R5 T3 R1 R2 VCC VO B1 B2 T1 T2 T5 R5 T4 A B T3 T3 T4管构成达林顿管 T4管不会进入饱和区反向时T4管的基极有泄放电阻 使电路的平均延迟时间下降 四管单元TTL与非门 五管单元TTL与非门 2020 1 14 34 5管单元TTL与非门电路 2020 1 14 35 TTL与非门工作原理 输入端至少有一个接低电平 0 3V 3 6V 3 6V 1V 3 6V T1管 A端发射结导通 Vb1 VA Vbe1 1V 其它发射结均因反偏而截止 5 0 7 0 7 3 6V Vb1 1V 所以T2 T5截止 VC2 Vcc 5V T3 微饱和状态 T4 放大状态 电路输出高电平为 5V 2020 1 14 36 输入端全为高电平 3 6V 3 6V 2 1V 0 3V T1 Vb1 Vbc1 Vbe2 Vbe5 0 7V 3 2 1V 因此输出为逻辑低电平VOL 0 3V 3 6V 发射结反偏而集电极正偏 处于反向放大状态 T2 饱和状态 T3 Vc2 Vces2 Vbe5 1V 使T3导通 Ve3 Vc2 Vbe3 1 0 7 0 3V 使T4截止 T5 饱和状态 TTL与非门工作原理 2020 1 14 37 输入端全为高电平 输出为低电平 输入至少有一个为低电平时 输出为高电平 由此可见电路的输出和输入之间满足与非逻辑关系 TTL与非门工作原理 2020 1 14 38 TTL与非门工作速度 存在问题 TTL门电路工作速度相对于MOS较快 但由于当输出为低电平时T5工作在深度饱和状态 当输出由低转为高电平 由于在基区和集电区有存储电荷不能马上消散 而影响工作速度 改进型TTL与非门 可能工作在饱和状态下的晶体管T1 T2 T3 T5都用带有肖特基势垒二极管 S